超大規(guī)模集成電路與設(shè)計匯總課件

超大規(guī)模集成電路分析與設(shè)計

VLSIAnalysisandDesign主講：張冉Email：zhangran2012@超大規(guī)模集成電路分析與設(shè)計

VLSIAnalysisan教材（I）書名：超大規(guī)模集成電路設(shè)計導(dǎo)論出版社：清華大學(xué)出版社作者：蔡懿慈，周強(qiáng)編著教材（I）書名：超大規(guī)模集成電路設(shè)計導(dǎo)論參考教材（II）《CMOS超大規(guī)模集成電路設(shè)計（第3版）》

出版社：中國電力出版社

作者：維斯特（美），哈里斯（美）《超大規(guī)模集成電路與系統(tǒng)導(dǎo)論》

出版社：電子工業(yè)出版社

作者：JohnP.Uyemura《

VerilogHDL入門（第3版）》出版社：北京航空航天大學(xué)出版社

作者：巴斯克（美）ModernVLSIDesign:SystemsonChip（3rdEd）

出版社：

辭學(xué)出版社

作者：WayneWolfISBN:0-13-011076-0

參考教材（II）《CMOS超大規(guī)模集成電路設(shè)計（第3版）》教學(xué)與考試安排課程要求

（1）掌握微結(jié)構(gòu)、電路單元、模型、參數(shù)、CAD過程

（2）實(shí)際分析典型電路，加深設(shè)計“概念”的理解教學(xué)時間安排

第4-15周，每周2下午7-8節(jié)、周4上午3-4節(jié)成績考核考試（70%）+課外作業(yè)（30%）教學(xué)與考試安排課程要求課程介紹（I）VLSIsystem特點(diǎn)規(guī)模大（時序、控制復(fù)雜）、實(shí)體小（線條單元?。?、速度快（頻率）、功耗小技術(shù)范圍：集成電路、熱學(xué)、靜電學(xué)、拓?fù)鋵W(xué)、系統(tǒng)控制、非線性電路等主要相關(guān)技術(shù)：微電子半導(dǎo)體、電路與系統(tǒng)、計算機(jī)CADMOS結(jié)構(gòu)為主體VLSI分析和設(shè)計與其他課程的區(qū)別VLSI課程是硅片上基于千萬個微細(xì)晶體管結(jié)構(gòu)組合的電路技術(shù)課程電子技術(shù)課PCB上的電路課程總之，是解決模型、調(diào)試、仿真、綜合的技術(shù)問題課程介紹（I）VLSIsystem特點(diǎn)專業(yè)英語Very-large-scale-integration(VLSI)isdefinedasatechnologythatallowstheconstructionandinterconnectionoflargenumbers(millions)oftransistorsonasingleintegratedcircuit.IntegratedCircuitisacollectionofoneormoregatesfabricatedonasinglesiliconchip.Waferisathinsliceofsemiconductormaterialonwhichsemiconductordevicesaremade.Alsocalledasliceorsubstrate.Chipisasmallpieceofsemiconductormaterialuponwhichminiaturizedelectroniccircuitscanbebuilt.Dieisanindividualcircuitorsubsystemthatisoneofseveralidenticalchipsthatareproducedafterdicingupawafer.專業(yè)英語1.1集成電路的發(fā)展(1)Moore’sLaw（摩爾定律）

“Thenumberoftransistorsperchipwouldgrowexponentially(doubleevery18months)”.（byGordonMoore,Intel@1965）1.1集成電路的發(fā)展(1)Moore’sLaw（摩爾定1.1集成電路的發(fā)展(2)集成度是集成電路發(fā)展水平的一個重要標(biāo)志1.1集成電路的發(fā)展(2)集成度是集成電路發(fā)展水平的一個重1.1集成電路的發(fā)展(3)1997199920012003200620092012最小線寬/mm0.250.180.150.130.100.070.05DRAM容量256MB1GB未定4GB16GB64GB256GB每片晶體管數(shù)/106112140762005201400芯片尺寸/mm2300340385430520620720頻率/MHz750120014001600200025003000金屬化層數(shù)66-7777-88-99最低供電電壓1.8-2.511.5-1.81.2-1.51.2-1.50.9-1.20.6-0.90.5-0.6最大晶圓直徑200mm300mm300mm300mm300mm450mm450mm特征尺寸(Featuresize)：通常是指集成電路中半導(dǎo)體器件的最小尺度，如MOS晶體管的柵極長度。通常用特征尺寸來衡量集成電路的制造工藝水平。特征尺寸越小，芯片的集成度越高、速度越快、性能越好。微米、亞微米、深亞微米、超深亞微米。1.1集成電路的發(fā)展(3)19971999200120031.1集成電路的發(fā)展(4)

TechnologyNumberofgates/transistorsperchipYearSSI少于10060’sMSI100-100070’sLSI1000-10萬80’sVLSI10-1000萬90’sULSI1000萬以上2000Theadvancesintheintegrationtechniquescanbeattributeddirectlyto:(1)Advancesinphotolithographytechniques(光刻技術(shù))NewdesignsofsemiconductordevicesNewermethodsofmetallization（Cu）

Newermaterials(低K介電材料，SOI)1.1集成電路的發(fā)展(4)TechnologyNumbe1.1集成電路的發(fā)展(5)SystemOnaChip(SOC)片上系統(tǒng)發(fā)展方向在發(fā)展微細(xì)加工技術(shù)的基礎(chǔ)上，開發(fā)超高速、超高集成度的電路；利用已達(dá)到的或成熟的工藝技術(shù)、設(shè)計技術(shù)、封裝技術(shù)和測試技術(shù)等開發(fā)各種專用集成電路1.1集成電路的發(fā)展(5)SystemOnaChip1.2集成電路設(shè)計的發(fā)展（1）初級集成電路硬件設(shè)計時期（60-70’s）

組成元件：各種邏輯門、觸發(fā)器、計數(shù)器、寄存器和編碼器等

集成度：SSI/MSI集成電路的軟件編程設(shè)計時期（70-80’s）

組成元件：Processor、RAM、ROM、I/O

集成度：LSIASIC和系統(tǒng)集成設(shè)計時期（80-90’s）

集成度：LSI

1.2集成電路設(shè)計的發(fā)展（1）初級集成電路硬件設(shè)計時期（601.2集成電路設(shè)計的發(fā)展（2）EDA技術(shù)的發(fā)展經(jīng)歷第一代ICCAD系統(tǒng)

軟件：SPICE；

設(shè)計技術(shù)特點(diǎn)：電路模擬和版圖的設(shè)計驗(yàn)證第二代ICCAD系統(tǒng)

技術(shù)特點(diǎn)：

（1）以原理圖為基礎(chǔ)的EDA系統(tǒng)，以仿真和自動布局布線為核心

（2）自動綜合器使被動的對設(shè)計結(jié)果的分析驗(yàn)證轉(zhuǎn)為主動去選擇一個最佳的設(shè)計結(jié)果。第三代ICCAD系統(tǒng)

技術(shù)特點(diǎn)：

（1）在用戶與設(shè)計者之間開發(fā)了一種虛擬環(huán)境。

（2）各種硬件描述語言的出現(xiàn)（VHDL、VerilogHDL等）

（3）高級抽象的設(shè)計構(gòu)思手段（框圖、狀態(tài)圖和流程圖）1.2集成電路設(shè)計的發(fā)展（2）EDA技術(shù)的發(fā)展經(jīng)歷1.2集成電路設(shè)計的發(fā)展（3）EDA技術(shù)的發(fā)展方向更廣（產(chǎn)品種類越來越多）更快（設(shè)計周期越來越快）更精（設(shè)計尺寸越來越精細(xì)）更準(zhǔn)（一次成功率越來越高）更強(qiáng)（工藝適用性和設(shè)計自動化程度越來越高）EDA技術(shù)面臨的挑戰(zhàn)

縮小尺寸、增加集成度、提高性能、和降低功耗

在深亞微米和超深亞微米工藝中，

EDA技術(shù)主要面對互連線模型和分析互連線布線對延時的影響成為1.2集成電路設(shè)計的發(fā)展（3）EDA技術(shù)的發(fā)展方向1.3VLSI設(shè)計的要求集成電路產(chǎn)業(yè)路線設(shè)計周期要求設(shè)計成本要求設(shè)計正確性及性能要求設(shè)計過程集成化要求VLSI設(shè)計可測試性要求市場設(shè)計制造應(yīng)用1.3VLSI設(shè)計的要求集成電路產(chǎn)業(yè)路線市場設(shè)計制造應(yīng)用1.4VLSI的設(shè)計方法（1）集成電路的生產(chǎn)過程分為：設(shè)計和制造系統(tǒng)規(guī)范化說明寄存器傳輸級設(shè)計邏輯設(shè)計電路設(shè)計物理設(shè)計設(shè)計驗(yàn)證系統(tǒng)描述行為級仿真寄存器傳輸級設(shè)計綜合半途設(shè)計及驗(yàn)證物理設(shè)計及優(yōu)化電路設(shè)計及分析測試生成門級綜合仿真芯片制造前端設(shè)計后端設(shè)計1.4VLSI的設(shè)計方法（1）集成電路的生產(chǎn)過程分為：設(shè)計1.4VLSI的設(shè)計方法（2）層次式的設(shè)計方法行為域：功能具體化結(jié)構(gòu)域：完成電路的具體結(jié)構(gòu)幾何域：將電路轉(zhuǎn)換成物理的版圖1.4VLSI的設(shè)計方法（2）層次式的設(shè)計方法行為域：功能1.4VLSI的設(shè)計方法（3）自頂向下的設(shè)計方法行為級設(shè)計算法描述寄存器傳輸級門級電路級版圖級（物理級）1.4VLSI的設(shè)計方法（3）自頂向下的設(shè)計方法2.CMOS集成電路制造技術(shù)2.1半導(dǎo)體材料-硅（Silicon）集成電路制造中最常用的一種材料，本征狀態(tài)下是一種半導(dǎo)體材料。硅片的制備(西門子工藝：冶金級SGS

)

1.SiC（s）+SiO2(s)Si(l)+SiO(g)

+CO(g)

2.Si(s)+3HCl(g)SiHCl3(g)+H2(g)+加熱3.2SiHCl3(g)+2H2(g)2Si(s)+6HCl(g)SGS：Semiconductor-gradeSilicon半導(dǎo)體級硅2.CMOS集成電路制造技術(shù)2.1半導(dǎo)體材料-硅（Sil2.2硅片的制備（1）Czochralski（CZ）法制備單晶硅2.2硅片的制備（1）Czochralski（CZ）法制2.2硅片的制備（2）摻雜(AcceptorandDonor)雜質(zhì)材料類型<1014(極輕摻雜)1014-1016(輕摻雜）1014-1019(中摻雜）>1019(重?fù)诫s）五價nn-n-nn+三價pp-p-pp+EquilibriumsegregationcoefficientK0=Cs/Cl2.2硅片的制備（2）摻雜(Acceptorand2.2硅片的制備（3）Floatzonesilicon(FZ)區(qū)熔法

特點(diǎn)：Si純度高且含氧量低2.2硅片的制備（3）Floatzonesilico2.2硅片的制備（4）硅片制備的基本工藝步驟晶體生長包裝拋光切片整形刻蝕檢查清洗磨片倒角2.2硅片的制備（4）硅片制備的基本工藝步驟晶體生長包裝2.2硅片的制備（5）整形處理對于200mm及以上的硅片目前采用定位槽代替定位邊2.2硅片的制備（5）整形處理對于200mm及以上的硅片2.2硅片的制備（6）硅片質(zhì)量檢測物理尺寸平整度微粗糙度晶體缺陷顆粒體電阻2.2硅片的制備（6）硅片質(zhì)量檢測2.2硅片的制備（7）超凈間（Cleanroom）一個凈化過的空間，它以超凈空氣把芯片制造與外界的沾污隔離開來。級別0.1μm0.2μm0.3μm0.5μm5μm13.50×107.703.001.00103.50×1027.50×103.00×101.00×101007.50×1023.00×1021.00×10210001.00×1037.0010，0001.00×1047.00×10100，0001.00×1057.00×1022.2硅片的制備（7）超凈間（Cleanroom）級別02.2硅片的制備（8）沾污：半導(dǎo)體制造過程中引入半導(dǎo)體硅片的任何危害芯片成品率及電化學(xué)性能的的不希望有的物質(zhì)。污染：顆粒、金屬雜質(zhì)、有機(jī)物沾污、自然氧化層、靜電釋放（ESD）2.2硅片的制備（8）沾污：半導(dǎo)體制造過程中引入半導(dǎo)體硅2.3

集成電路工藝概況（1）VLSI制造工藝分類：薄膜制作（Layer）刻?。≒attern）刻蝕（Etching）摻雜（Doping）制造廠中分類：

擴(kuò)散（氧化、膜沉積和摻雜）、光刻、刻蝕、薄膜、離子注入和拋光2.3集成電路工藝概況（1）VLSI制造工藝分類：制造廠中2.3

集成電路工藝概況（2）擴(kuò)散區(qū)：進(jìn)行高溫工藝及薄膜沉積的區(qū)域。主要設(shè)備包括高溫擴(kuò)散爐和濕法清洗設(shè)備。完成包括氧化、擴(kuò)散、沉積、退火等工藝。2.3集成電路工藝概況（2）擴(kuò)散區(qū)：進(jìn)行高溫工藝及薄膜沉積2.3

集成電路工藝概況（3）光刻（Photolithography）

將電路圖形轉(zhuǎn)移到覆蓋于硅片表面的光刻膠上。光刻膠（Photoresist）

一種光敏的化學(xué)物質(zhì)，它通過深紫外線曝光來印制掩膜版的圖像。光刻膠只對特定波長的光線敏感。

2.3集成電路工藝概況（3）光刻（Photolithogr2.3

集成電路工藝概況（4）刻蝕（Etching）在硅片上沒有mask保護(hù)的地方留下永久的圖形?？涛g工具分為等離子體刻蝕機(jī)、等離子體去膠機(jī)和濕法清洗設(shè)備。等離子體刻蝕機(jī)

采用射頻（RF）能量在真空腔中離化氣體分子的一種工具。2.3集成電路工藝概況（4）刻蝕（Etching）2.3

集成電路工藝概況（5）離子注入

將帶有要摻雜的雜質(zhì)氣體（如As，P，B）在注入機(jī)中離化，采用高電壓和磁場來控制并加速離子。2.3集成電路工藝概況（5）離子注入2.3

集成電路工藝概況（6）薄膜生長（Thinfilmdeposition）

薄膜區(qū)主要負(fù)責(zé)生產(chǎn)各個步驟當(dāng)中的介質(zhì)層和金屬層的沉積。薄膜生長中所需溫度低于擴(kuò)散區(qū)中的設(shè)備的工作溫度設(shè)備CVD,PVD,SOG,RTP和濕法清洗設(shè)備2.3集成電路工藝概況（6）薄膜生長（Thinfilm2.4氧化（1）氧化物掩膜技術(shù)是一種在熱生長的氧化層上通過刻印圖形和刻蝕達(dá)到對硅襯底進(jìn)行摻雜的工藝技術(shù)。硅片上的氧化物可以通過熱生長或沉積的方法產(chǎn)生。熱生長氧化硅（Thermaloxide）的產(chǎn)生于750-1100℃.氧化膜的用途保護(hù)器件免劃傷和隔離沾污限制帶電載流子場區(qū)隔離（表面鈍化）柵氧或儲存器單元結(jié)構(gòu)中的介質(zhì)材料摻雜中的注入掩蔽金屬導(dǎo)電層間的介質(zhì)層2.4氧化（1）氧化物掩膜技術(shù)是一種在熱生長的氧化層上通過2.4氧化（2）半導(dǎo)體應(yīng)用典型的氧化物厚度?柵氧（0.18工藝）20-60電容器的電介質(zhì)5-100摻雜掩蔽的氧化物400-1200STI隔離氧化物150LOCOS墊氧200-500場氧2500-15000干氧生長法Si(s)+O2(g)SiO2(s)2.4氧化（2）半導(dǎo)體應(yīng)用典型的氧化物厚度?柵氧（0.182.4氧化（3）濕氧氧化Si(s)+2H2O(水汽)SiO2(s)+2H2(g)反應(yīng)速率快氧化層密度小2.4氧化（3）濕氧氧化反應(yīng)速率快2.4氧化（4）氧化生長模式干氧或濕氧工藝都要消耗硅，硅消耗占氧化物總厚度的0.46.在Si-SiO2的界面處，通過氧化物的氧化運(yùn)動控制并限制氧化層的生長。氧化物生長發(fā)生在氧分子通過已生成的SiO2層運(yùn)動進(jìn)入硅片的過程，這種運(yùn)動稱為擴(kuò)散。。

2.4氧化（4）氧化生長模式2.4氧化（5）氧化物生長速率影響參數(shù)：溫度、壓力、氧化方式、摻雜水平和硅的晶向生長速率越快，熱預(yù)算越少2.4氧化（5）氧化物生長速率2.4氧化（6）氧化物生長模型（Deal，Grove）氧化物有2個生成階段：

線性階段:反應(yīng)速率控制（0-150?）

拋物線階段:氧擴(kuò)散速率控制初級線性階段X=(B/A)t氧化生長階段

X=(Bt)1/22.4氧化（6）氧化物生長模型（Deal，Grove）初級2.4氧化（7）選擇性氧化(LOCOS)和淺槽隔離(STI)2.4氧化（7）選擇性氧化(LOCOS)和淺槽隔離(STI2.5淀積（1）VLSI生產(chǎn)是一個平面加工的過程，通過淀積工藝完成在硅片表面生長各種導(dǎo)電薄膜層和絕緣薄膜層。2.5淀積（1）VLSI生產(chǎn)是一個平面加工的過程，通過淀積2.5淀積（2）多層金屬化指用來連接硅片上高密度堆積器件的那些金屬層和絕緣介質(zhì)層。金屬層通過在絕緣層上開的通孔來連接。金屬層

材料(Al過渡到Cu)；

關(guān)鍵層與非關(guān)鍵層；介質(zhì)層(Interlayerdielectric,ILD)

ILD充當(dāng)2層導(dǎo)電金屬或相鄰金屬線條之間的隔離膜。通常采用介電常數(shù)3.9-4.0的SiO22.5淀積（2）多層金屬化指用來連接硅片上高密度堆積器件的2.5淀積（3）薄膜的定義

指一種在襯底上生長的薄的層狀固體物質(zhì)。薄膜厚度的單位用埃（?）。半導(dǎo)體制造中，這層膜可以是導(dǎo)體、絕緣體或者半導(dǎo)體。譬如，SiO2，Si3N4，Poly-Si和金屬。薄膜特性好的臺階覆蓋能力填充高的深寬比間隙的能力好的厚度均勻性高純度和高密度高度的結(jié)構(gòu)完整性和低的膜應(yīng)力對襯底材料或下層好的粘附性2.5淀積（3）薄膜的定義薄膜特性2.5淀積（4）薄膜生長晶核形成聚集成束形成連續(xù)膜2.5淀積（4）薄膜生長2.5淀積（5）膜淀積技術(shù)

膜淀積方法可分為化學(xué)工藝和物理工藝?；瘜W(xué)氣相淀積（ChemicalVaporDeposition，CVD）通過氣體混合的化學(xué)反應(yīng)在硅片表面淀積一層固體膜的工藝。CVD的基本方面包括產(chǎn)生化學(xué)變化，這可以通過化學(xué)反應(yīng)或高溫分解膜中所有的材料物質(zhì)都源于外部的源化學(xué)氣相淀積工藝中的反應(yīng)物必須以氣相形式參與反應(yīng)2.5淀積（5）膜淀積技術(shù)2.5淀積（6）CVD反應(yīng)步驟：(1)氣體傳輸至淀積區(qū)域；（2）膜先驅(qū)物的形成；（3）膜先驅(qū)物附著在硅片表面；（4）膜先驅(qū)物粘附；（5）膜先驅(qū)物擴(kuò)散；（6）表面反應(yīng)；（7）副產(chǎn)物從表面移除；（8）副產(chǎn)物從反應(yīng)腔移除2.5淀積（6）CVD反應(yīng)步驟：2.5淀積（7）CVD的分類常壓CVD減壓CVD低壓CVD（LPCVD）等離子體輔助減壓CVDCVD（1）（2）熱壁和冷壁2.5淀積（7）CVD的分類常壓CVD減壓CVD低壓CVD2.5淀積（8）大氣壓化學(xué)氣相沉積(AtmosphericPressureCVD,縮寫APCVD)優(yōu)點(diǎn)與缺點(diǎn)

（a）設(shè)備產(chǎn)量高、均勻性優(yōu)、能制造大直徑硅片；

（b）氣體消耗高、需經(jīng)常清潔反應(yīng)腔和傳送帶，薄膜臺階覆蓋能力差、間隙填充能力差2.5淀積（8）大氣壓化學(xué)氣相沉積(Atmospheri2.5淀積（9）低壓化學(xué)氣相沉積』(LowPressureCVD，縮寫LPCVD)系統(tǒng)LPCVD優(yōu)點(diǎn)系統(tǒng)成本低、產(chǎn)量高、膜性能更好、臺階覆蓋能力和溝槽填充能力優(yōu)；2.5淀積（9）低壓化學(xué)氣相沉積』(LowPressur2.5淀積（10）等離子體增強(qiáng)CVD（PECVD）優(yōu)點(diǎn)與缺點(diǎn)

（1）低溫制程、高沉積速率、臺階覆蓋性好

（2）化學(xué)污染1）更低的工藝溫度2）更優(yōu)的間隙填充能力3）淀積的膜對硅片有優(yōu)良的粘附能力4）高的淀積速率5）少的針孔和空洞，因而有高的膜密度6）工藝溫度低，應(yīng)用范圍廣2.5淀積（10）等離子體增強(qiáng)CVD（PECVD）1）更低2.5淀積（11）旋涂

（1）旋涂玻璃（SOG）通常有2種類型：有機(jī)物（基于硅氧烷）和無機(jī)物（基于硅酸鹽）

（2）旋涂絕緣介質(zhì)（SOD）

以HSQ為例的低K絕緣介質(zhì)膜（350-475℃）2.5淀積（11）旋涂2.6金屬化（1）金屬化（Metallization）

芯片制造過程中在絕緣介質(zhì)薄膜上淀積金屬薄膜以及隨后刻印圖形以便行程互連金屬線和集成電路的孔填充塞的過程?；ミB電阻和寄生電容問題互連詞匯

互連（Interconnect）

接觸（contact）通孔（via）

層間介質(zhì)（ILD）

2.6金屬化（1）金屬化（Metallization）2.6金屬化（2）傳統(tǒng)金屬化與雙大馬士革法工藝（DualDamascene）基于Al為金屬導(dǎo)電材料基于Cu為金屬導(dǎo)電材料Cu金屬化2.6金屬化（2）傳統(tǒng)金屬化與雙大馬士革法工藝（Dual2.6金屬化（3）金屬材料的要求導(dǎo)電率粘附性淀積平坦化/刻印圖形可靠性抗腐蝕性應(yīng)力集成電路制造業(yè)中所選擇的金屬

Poly-Si,Al,Cu,W,Ti,Ta,Mo,Pt2.6金屬化（3）金屬材料的要求2.6金屬化（4）鋁（Aluminum,Al）

低電阻率(2.65um-cm),耐腐蝕，在Si和SiO2中擴(kuò)散率低，價格相對Au和Ag便宜，Al2O3可以促進(jìn)SiO2和Al之間的附著。Al能夠輕易淀積在硅片上，濕法刻蝕而不影響下層薄膜。2.6金屬化（4）鋁（Aluminum,Al）2.6金屬化（5）歐姆接觸

為了在鋁和硅之間形成接觸，加熱界面是必須的.這一過程在450-500℃進(jìn)行。這個加熱烘烤過程也被稱為低溫退火或燒結(jié)。在硅上加熱烘烤鋁形成期望的電接觸界面，被稱為歐姆接觸。電遷移

結(jié)穿通2.6金屬化（5）歐姆接觸結(jié)穿通2.6金屬化（6）銅（Copper，Cu）電阻率的減小減少功耗更高的集成密度良好的抗電遷移性能更少的工藝步驟特性/工藝鋁銅電阻率（um-cm）2.651.678扛電遷徙低高空氣中抗侵蝕高低刻蝕工藝可以不可以化學(xué)機(jī)械平坦化工藝可以可以挑戰(zhàn)：Cu很快擴(kuò)散進(jìn)氧化硅和硅Cu無法應(yīng)用常規(guī)的等離子刻蝕工藝形成圖形低溫空氣中很容易氧化，切不會形成保護(hù)層阻止進(jìn)一步氧化2.6金屬化（6）銅（Copper，Cu）特性/工藝鋁銅電2.6金屬化（7）阻擋層金屬（BarrierMetal）阻擋金屬層是淀積金屬或金屬塞，作用是阻止層上下的材料互相混合。阻擋層金屬的特征有很好的阻擋擴(kuò)散特性高電導(dǎo)率具有很低的歐姆接觸電阻在半導(dǎo)體和金屬之間有很好的附著抗電遷徙在很薄并且高溫下具有很好的穩(wěn)定性抗侵蝕和氧化通常用做阻擋層的金屬是一類具有高熔點(diǎn)組被認(rèn)為難熔的金屬

Ti，W，Ta，Mo，Co，Pt

2.6金屬化（7）阻擋層金屬（BarrierMetal）2.6金屬化（8）Cu阻擋層金屬要求（Ta適合作為Cu的阻擋層）阻止銅擴(kuò)散低薄膜電阻對介質(zhì)材料和銅都有很好的附著與化學(xué)機(jī)械平坦化過程兼容很好的臺階覆蓋、高深寬比間隙填充硅化物

難熔金屬與硅在一起發(fā)生反應(yīng)，熔合形成硅化物。硅化物是一種具有熱穩(wěn)定性的金屬化合物，并且在硅/難熔金屬的分界面具有低的電阻率。Ti和Co在Al互連技術(shù)中被廣泛用于接觸的難熔金屬。2.6金屬化（8）Cu阻擋層金屬要求（Ta適合作為Cu的阻2.6金屬化（9）自對準(zhǔn)硅化物技術(shù)

可提供穩(wěn)定接觸結(jié)構(gòu)、減小源和漏區(qū)接觸電阻的工藝。金屬填充塞（W）2.6金屬化（9）自對準(zhǔn)硅化物技術(shù)2.6金屬化（10）金屬淀積系統(tǒng)傳統(tǒng)金屬化工藝歸并到被稱為PVD一類：蒸發(fā)、濺射、MOCVD、銅電鍍蒸發(fā)

將待蒸發(fā)的材料放置進(jìn)坩堝、在真空系統(tǒng)中加熱并使之蒸發(fā)這些過程組成。在蒸發(fā)器中通過保持高真空環(huán)境，蒸汽分子的平均自由程增加，并在真空腔里以直線形式運(yùn)動，直到它撞到表面凝結(jié)形成薄膜。缺點(diǎn)不能產(chǎn)生均勻的臺階覆蓋對淀積合金的限制

2.6金屬化（10）金屬淀積系統(tǒng)2.6金屬化（11）濺射（Sputtering）

高能粒子撞擊具有高純度的靶材料固定平板，按物理過程撞擊出原子，這些被撞擊出的原子穿過真空，最后淀積在硅片上。濺射的優(yōu)點(diǎn)具有淀積并保持復(fù)雜合金原組分的能力能夠淀積高溫熔化和難熔金屬能夠在直徑為200mm或更大的硅片上控制淀積均勻薄膜具有多腔集成設(shè)備，能夠在淀積金屬前清除硅片表面沾污和本身的氧化層2.6金屬化（11）濺射（Sputtering）2.6金屬化（12）濺射基本步驟（1）在高真空腔等離子體中產(chǎn)生正Ar離子，并向具有負(fù)電勢的靶材加速（2）在加速過程中離子獲得動量并轟擊靶材（3）離子通過物理過程從靶材上撞擊（濺射）原子，靶具有想要的材料組分（4）被撞擊出（濺射）的原子遷移到硅片表面（5）被濺射的原子在硅片表面凝聚形成薄膜（6）額外材料由真空泵抽走2.6金屬化（12）濺射基本步驟（1）在高真空腔等離子體中2.7刻蝕（1）刻蝕（Etch）

用化學(xué)或物理方法有選擇地去除淀積在硅片表面的不需要的材料的工藝過程?？涛g工藝分類

干法刻蝕:把硅片表面曝露于氣態(tài)中產(chǎn)生的等離子體，等離子體通過光刻膠中開出的窗口，與硅片發(fā)生物理化學(xué)反應(yīng)，從而去掉曝露的表面材料。

濕法腐蝕：液體化學(xué)試劑以化學(xué)方式去除硅片表面的材料。

介質(zhì)刻蝕

硅刻蝕

金屬刻蝕

有圖形刻蝕

無圖形刻蝕2.7刻蝕（1）刻蝕（Etch）2.7刻蝕（2）刻蝕參數(shù)（1）刻蝕速率（2）刻蝕剖面（3）刻蝕偏差（4）選擇性（5）均勻性（6）聚合物刻蝕速率

刻蝕速率與濃度和圖形大小的關(guān)系

2.7刻蝕（2）刻蝕參數(shù)2.7刻蝕（3）刻蝕剖面（EtchingProfile）

指被刻蝕圖形的側(cè)壁形狀。各向同性和各項(xiàng)異性刻蝕剖面。各向同性刻蝕(IsotropicEtching)

指在所有方向上（橫向和垂直方向）以相同的刻蝕速率進(jìn)行刻蝕，導(dǎo)致被刻蝕材料在淹沒下面產(chǎn)生鉆蝕而形成的。各項(xiàng)異性刻蝕(AnisotropicEtching)

刻蝕只在垂直于硅片表面的方向進(jìn)行，只有很少的橫向刻蝕。2.7刻蝕（3）刻蝕剖面（EtchingProfile）2.7刻蝕（4）刻蝕偏差

指刻蝕以后線寬或關(guān)鍵尺寸間距。

刻蝕偏差=Wb-WaWb=刻蝕前光刻膠的線寬Wa=光刻膠去掉后被刻蝕的線寬橫向鉆蝕

當(dāng)刻蝕中要去除掩膜下過量的材料時，會引起被刻蝕材料的上表面向光刻膠邊緣凹進(jìn)去，從而產(chǎn)生橫向鉆蝕。2.7刻蝕（4）刻蝕偏差2.7刻蝕（5）選擇比（Selectivity）指在同一刻蝕條件下一種材料與另一種材料相比刻蝕速率快很多，它定義為被刻蝕材料的刻蝕速率與另一種材料的刻蝕速率的比S=Ef/Er

Ef=被刻蝕材料的刻蝕速率Er=掩蔽層材料的刻蝕速率均勻性（Uniformity）

指的是一種衡量刻蝕工藝在整個硅片上，或整個一批，或批與批之間刻蝕能力的參數(shù)。深寬比相關(guān)刻蝕（ARDE，負(fù)載效應(yīng)）。聚合物2.7刻蝕（5）選擇比（Selectivity）2.7刻蝕（6）濕法刻蝕（WetEtching）

對于下層材料具有高的選擇比，對器件不會帶來等離子損傷，并且設(shè)備簡單便宜。浸泡和噴射方式刻蝕參數(shù)說明控制難度濃度溶液濃度（e.g.,腐蝕SiO2的溶液NH4F與HF的比）最難控制的參數(shù)，因?yàn)椴蹆?nèi)溶液濃度一直在變時間硅片浸在濕法化學(xué)腐蝕槽中的時間相對容易控制溫度濕法化學(xué)刻蝕槽中的溫度相對容易控制攪動溶液槽的攪動相對容易控制批數(shù)為減少顆粒并確保適當(dāng)?shù)娜芤簭?qiáng)度，一定批次后必須更換溶液相對容易控制2.7刻蝕（6）濕法刻蝕（WetEtching）參數(shù)說明2.7刻蝕（7）濕法刻蝕氧化硅

HF或者NH4F+HF作為刻蝕溶液濕法刻蝕氮化硅

通常用熱磷酸（H3PO4）在160℃左右進(jìn)行反應(yīng)刻蝕濕法刻蝕硅（HF，KOH，EPW）

SiO2+6HFH2SiF6+2H2O3Si+4HNO3+18HF3H2SiF8+4NO+8H2O

Si+H2O+2KOHK2SiO4+2H22.7刻蝕（7）濕法刻蝕氧化硅2.7刻蝕（8）干法刻蝕（DryEtching）

主要目的是完整的把掩膜圖形復(fù)制到硅片表面。優(yōu)點(diǎn)（Advantages）

（1）刻蝕剖面是各相異性，具有非常好的側(cè)壁剖面控制

（2）好的CD控制

（3）最小的光刻膠脫落或粘附問題

（4）好的片內(nèi)、片間、批次間的刻蝕均勻性

（5）較低的化學(xué)制品使用和處理費(fèi)用缺點(diǎn)（Drawback）

（1）對下層材料的差的刻蝕選擇比

（2）等離子體帶來的器件損傷

（3）昂貴的設(shè)備2.7刻蝕（8）干法刻蝕（DryEtching）2.7刻蝕（9）干法刻蝕原理

干法刻蝕系統(tǒng)中，刻蝕作用通常是化學(xué)作用或物理作用，或者是化學(xué)和物理的共同作用來實(shí)現(xiàn)的。2.7刻蝕（9）干法刻蝕原理2.7刻蝕（10）化學(xué)干法等離子體刻蝕和物理干法等離子體刻蝕刻蝕參數(shù)物理刻蝕（RF電場垂直與Si片表面）物理刻蝕（RF電場平行與Si片表面）化學(xué)刻蝕物理和化學(xué)刻蝕刻蝕機(jī)理物理離子濺射等離子中的活性基與硅片表面反應(yīng)液體中的活性基與硅片表面反應(yīng)在干法刻蝕中，刻蝕包括離子濺射和火星元素與硅片表面的反應(yīng)側(cè)壁剖面各向異性各向同性各向同性各向同性至各向異性選擇比差/難以提高（1：1）一般/好（5：1至100：1）高、很高（高于500：1）一般/高（5：1至100：1）刻蝕速率快適中慢適中線寬控制一般/好差非常差好/非常好2.7刻蝕（10）化學(xué)干法等離子體刻蝕和物理干法等離子體刻2.7摻雜（1）摻雜（Doping）指把雜質(zhì)引入半導(dǎo)體材料的晶體結(jié)構(gòu)中，以改變它的電學(xué)性能的一種方法。常用的雜質(zhì)元素有：硼、磷、砷、銻摻雜方式

熱擴(kuò)散和離子注入2.7摻雜（1）摻雜（Doping）2.7摻雜（2）擴(kuò)散(Diffusion)

擴(kuò)散是利用高溫驅(qū)動雜質(zhì)穿過硅的晶格結(jié)構(gòu)，這種方法受到時間和溫度的影響擴(kuò)散原理

硅中固態(tài)雜質(zhì)的擴(kuò)散需要三個步驟：預(yù)淀積、推進(jìn)、激活預(yù)淀積(Pre-deposition)

硅片被送入高溫擴(kuò)散爐中，雜質(zhì)原子從源轉(zhuǎn)移到擴(kuò)散爐內(nèi)。雜質(zhì)僅進(jìn)入了硅片中很薄的一層，且其表面濃度恒定。C(x,t)=Cs×erfc(x/2(Dt)1/2)2.7摻雜（2）擴(kuò)散(Diffusion)2.7摻雜（3）推進(jìn)(Drive-in)

用以使淀積的雜質(zhì)穿過硅晶體，在硅片中形成期望的結(jié)深。高溫環(huán)境下形成的氧化物會引起雜質(zhì)濃度的再分布。激活(Activation）

繼續(xù)升高溫度，使雜質(zhì)原子與晶格中的硅原子鍵合。這個過程激活了雜質(zhì)原子，改變了硅的電導(dǎo)率。雜質(zhì)移動

每一種雜質(zhì)在硅中都有一定的擴(kuò)散率，擴(kuò)散率表示雜質(zhì)在硅片中的移動速度，在硅片中，雜質(zhì)原子的擴(kuò)散有2種機(jī)制：間隙式和替代式。2.7摻雜（3）推進(jìn)(Drive-in)2.7摻雜（4）擴(kuò)散工藝

(1)進(jìn)行質(zhì)量測試以保證工具滿足生產(chǎn)質(zhì)量標(biāo)準(zhǔn)（2）使用批控制系統(tǒng)，驗(yàn)證硅片的特性

（3）下載包含所需擴(kuò)散參數(shù)的工藝菜單

（4）開啟擴(kuò)散爐，包括溫度分布

（5）清洗硅片并浸泡HF，去除自然氧化層

（6）預(yù)淀積：把硅片裝入擴(kuò)散爐，擴(kuò)散雜質(zhì)

（7）推進(jìn)：升高爐溫，推進(jìn)并激活雜質(zhì)，然后撤出硅片(8)測量、評價、記錄結(jié)深和電阻2.7摻雜（4）擴(kuò)散工藝2.7摻雜（5）離子注入（Implantation）

離子注入是通過高壓高能離子轟擊把雜質(zhì)引入硅片。雜質(zhì)通過與硅片發(fā)生原子級的高能碰撞，才能被注入。雜質(zhì)的濃度和深度的可控性和重復(fù)性是離子注入的最大優(yōu)點(diǎn)。2.7摻雜（5）離子注入（Implantation）2.7摻雜（6）離子注入是一個物理過程，即不發(fā)生化學(xué)反應(yīng)。在0.25um工藝以下的注入過程有2個主要目標(biāo)：（1）向硅片中引入均勻?？煽刂茢?shù)量的特定雜質(zhì)；（2）把雜質(zhì)放入在希望的深度。2.7摻雜（6）2.7摻雜（6）離子注入是一個物理過程，即不發(fā)生化學(xué)反應(yīng)。2.7摻雜（7）優(yōu)點(diǎn)描述精確控制雜質(zhì)含量能在很大范圍內(nèi)精確控制注入雜質(zhì)濃度(1010-1017ions/cm2)。誤差在±2%之間。很好的雜質(zhì)均勻性用掃描的方法控制雜質(zhì)的均勻性對雜質(zhì)穿透深度有很好的控制通過控制注入過程中離子能量控制雜質(zhì)的穿透深度，增大了設(shè)計的靈活性，如埋層，最大雜質(zhì)濃度在埋層里，最小濃度在硅片表面產(chǎn)生單一離子束質(zhì)量分離技術(shù)產(chǎn)生沒有沾污的純離子束，不同的雜質(zhì)能夠被選出進(jìn)行注入。高真空保證最少沾污。低溫工藝注入在中等溫度(小于125℃)下進(jìn)行，允許使用不同的光刻掩膜，包括光刻膠。注入的離子能穿過薄膜雜質(zhì)可以通過薄膜注入，如氧化物或氮化物。這就允許MOS晶體管閾值電壓調(diào)整在生長柵氧化層之后進(jìn)行。增大了注入的靈活性無固溶度極限注入雜質(zhì)含量不受硅片固溶度的限制2.7摻雜（7）優(yōu)點(diǎn)描述精確控制雜質(zhì)含量能在很大范圍內(nèi)精確2.7摻雜（8）離子注入?yún)?shù)：劑量和射程劑量：單位面積硅片表面注入的離子數(shù)，單位是原子(or離子)每平方厘米。

Q=It/enA

其中，Q=劑量I=束流，單位是庫侖每秒(安培)t=注入時間，單位是秒e=電子電荷，等于1.6×10-19庫侖

n=離子電荷(比如B+等于1)A=注入面積，單位是cm22.7摻雜（8）離子注入?yún)?shù)：劑量和射程2.7摻雜（9）射程：指的是離子注入過程中，離子穿入硅片的距離。離子是運(yùn)動的，所以他們的能量是動能(KE),常用單位是焦耳。然而，離子注入中的能量一般用電子電荷與電勢差的乘積，即電子伏特(eV)來表示。KE=nV

其中，KE=能量，單位是是電子伏特（eV）n=離子的電荷狀態(tài)V=電勢差，單位是伏特諸如及的能量越高，意味著雜質(zhì)原子能穿入硅片越深，射程越大。2.7摻雜（9）射程：指的是離子注入過程中，離子穿入硅片的2.7摻雜（10）投影射程Rp

指注入離子在硅片中的穿行的距離，取決于離子質(zhì)量和能量、靶的質(zhì)量和離子束相對于硅片晶體結(jié)構(gòu)的方向。注入硅片的雜質(zhì)原子穿行的距離呈現(xiàn)一定的分布，即偏差ΔRp。Rp表示可以形成多深的結(jié)，而ΔRp表示被注入元素在Rp附近的分布2.7摻雜（10）投影射程Rp2.7摻雜（11）電子阻礙和核阻礙

注入離子在穿行硅片的過程中與硅原子發(fā)生碰撞，導(dǎo)致能量損失，并最終停止在某一深度。兩個主要能量損失機(jī)制：電子阻礙和核阻礙。電子阻礙

雜質(zhì)原子與靶材料的電子發(fā)生反應(yīng)造成的，此過程與厚介質(zhì)阻礙彈射類似。核阻礙

由于雜質(zhì)原子與硅原子發(fā)生碰撞，造成硅原子的移位，這個過程可以形象化為2個硬球之間的碰撞2.7摻雜（11）電子阻礙和核阻礙2.7摻雜（12）退火（Anneal）

離子注入會將原子撞擊出晶格結(jié)構(gòu)而損傷硅片晶格。另外，被注入離子基本不占據(jù)硅的晶格點(diǎn)，而是停留在晶格間隙位置。高溫退火能夠加熱被注入硅片，修復(fù)晶格缺陷；還能使雜質(zhì)原子移動到晶格點(diǎn)，將其激活。雜質(zhì)的激活與時間和溫度有關(guān)。退火有2種基本方法：高溫爐退化和快速退火（RTA）2.7摻雜（12）退火（Anneal）2.7光刻（1）光刻（Lithography）

光刻指使用光敏光刻膠材料和可控制的曝光將三維圖形轉(zhuǎn)移到硅片表面的任一復(fù)制過程。光刻的本質(zhì)是把臨時電路結(jié)構(gòu)復(fù)制到以后要進(jìn)行刻蝕或離子注入的硅片上，這些結(jié)構(gòu)首先以圖形形式制作在掩膜版的石英模版上，紫外光透過掩膜版把圖形轉(zhuǎn)移到硅片表面的光敏薄膜上。轉(zhuǎn)移到硅片表面的光刻圖形的形狀完全取決于硅片層面的構(gòu)成。圖形可能是硅片上的半導(dǎo)體器件、隔離槽、接觸孔、金屬互連線以及互連金屬層的通孔。2.7光刻（1）光刻（Lithography）2.7光刻（2）光刻掩膜版（Photomask）

它是一塊石英版，包含了對于整個硅片來說確定一工藝層所需的完整管芯陣列。光譜

能量要滿足激活光刻膠并將圖形從掩膜版中轉(zhuǎn)移過來的要求。2.7光刻（2）光刻掩膜版（Photomask）2.7光刻（3）光刻包括2種基本的工藝類型：負(fù)性光刻和正性光刻負(fù)性光刻

基本特征：當(dāng)曝光后，光刻膠會因?yàn)榻宦?lián)而變得不可溶解，并會硬化。一旦硬化，交聯(lián)的光刻膠就不能在溶劑中被洗掉。因?yàn)楣饪棠z上的圖形與掩膜版上的圖形相反，所以這種光刻膠被稱為負(fù)性光刻膠。2.7光刻（3）光刻包括2種基本的工藝類型：負(fù)性光刻和正性2.7光刻（4）正性光刻在正性光刻工藝中，復(fù)制到硅片表面上的圖形與掩膜版上的一樣。被紫外線曝光后的區(qū)域經(jīng)歷看一種光化學(xué)反應(yīng)，在顯影液中軟化并可溶解在其中。用這種方法，曝光的正性光刻膠區(qū)域?qū)⒃陲@影液中被除去，而不透明的掩膜版下的沒有被曝光的光刻膠仍然保留在硅片上。2.7光刻（4）正性光刻2.7光刻（5）光刻工藝的8個基本步驟(1)氣相成膜(2)旋轉(zhuǎn)涂膠(3)軟烘(4)對準(zhǔn)和光刻(5)曝光后烘培(6)顯影(7)堅(jiān)膜烘培(8)顯影檢查2.7光刻（5）光刻工藝的8個基本步驟(1)氣相成膜2.7光刻（6）步驟1：氣相成底膜處理

光刻的第一步是清洗、脫水和硅片表面成底膜處理，這些步驟的目的是增強(qiáng)硅片和光刻膠之間的粘附性。脫水烘培后硅片立即要用六甲基二硅胺烷(HMDS)進(jìn)行成膜處理。步驟2：旋轉(zhuǎn)涂膠

硅片固定在真空載片臺上，將一定容量的液體光刻膠滴在硅片上，然后硅片旋轉(zhuǎn)得到一層均勻的光刻膠涂層。2.7光刻（6）步驟1：氣相成底膜處理2.7光刻（7）步驟3：軟烘

光刻膠被涂到硅片表面后必須要經(jīng)過軟烘，軟烘的目的是去除光刻膠中的溶劑。軟烘提高了粘附性，提高了硅片上光刻膠的均勻性。典型的軟烘條件是在熱板上90-100℃烘30秒。步驟4：對準(zhǔn)和曝光掩膜版與涂了膠的硅片上的正確位置對準(zhǔn)。然后將掩膜版與硅片曝光，把掩膜版圖形轉(zhuǎn)移到涂膠的硅片上。光能激活了光刻膠中的光敏成分2.7光刻（7）步驟3：軟烘2.7光刻（8）步驟5：曝光后烘培（Optional）

對DUV光刻膠在100-110℃的熱板上進(jìn)行曝光后烘培是必要的。步驟6：顯影

顯影是在硅片表面光刻膠中產(chǎn)生圖形的關(guān)鍵步驟。光刻膠上可溶解區(qū)域被化學(xué)顯影劑溶解，將可見的島或者圖形留在硅片表面。2.7光刻（8）步驟5：曝光后烘培（Optional）2.7光刻（9）步驟7：堅(jiān)膜烘培

顯影后的熱烘培指的就是堅(jiān)膜烘培。烘培要求揮發(fā)掉存留的光刻膠溶劑，提高光刻膠對硅片表面的粘附性。正膠的堅(jiān)膜烘培溫度約為120-140℃。步驟8：顯影后檢查

光刻膠在硅片上形成圖形后就要進(jìn)行檢查以確定光刻膠圖形的質(zhì)量。檢查的目的有2個：(1)找出光刻膠有質(zhì)量問題的硅片；(2)描述光刻膠工藝性能以滿足規(guī)范要求2.7光刻（9）步驟7：堅(jiān)膜烘培2.7光刻（10）氣相成底膜處理

1）硅片清洗

2）脫水烘培(盡快涂膠or室內(nèi)相對濕度~50%)

3）硅片成底膜（六甲基胺烷，HMDS）

浸泡、噴霧、氣相方法在涂抹

2.7光刻（10）氣相成底膜處理2.7光刻（11）旋轉(zhuǎn)涂膠1）分滴：當(dāng)硅片靜止或旋轉(zhuǎn)的非常緩慢時，光刻膠分滴在硅片上。2）旋轉(zhuǎn)鋪開：快速加速硅片的旋轉(zhuǎn)到一高速的轉(zhuǎn)速使光刻膠伸展到整個硅片表面。3）旋轉(zhuǎn)甩膠：甩去多余的光刻膠，在硅片上得到均勻的光刻膠膠膜覆蓋層.4）溶劑揮發(fā)：以固定轉(zhuǎn)速繼續(xù)旋轉(zhuǎn)已涂膠的硅片，直至溶劑揮發(fā)，光刻膠膠膜幾乎干燥。2.7光刻（11）旋轉(zhuǎn)涂膠2.7光刻（12）旋轉(zhuǎn)涂膠參數(shù)

靜止滴膠后，硅片首先低速旋轉(zhuǎn)，使光刻膠均勻鋪開，一旦光刻膠到達(dá)硅片邊緣，轉(zhuǎn)速被加速到設(shè)定的旋轉(zhuǎn)速度。動態(tài)滴膠是在硅片慢速旋轉(zhuǎn)時滴膠，然后加速到設(shè)定的轉(zhuǎn)速，這是為了均勻地覆蓋硅片。光刻膠甩膠厚度與光刻膠的粘稠度和甩膠轉(zhuǎn)速有關(guān)：光刻膠厚度∝1/(RPM)1/22.7光刻（12）旋轉(zhuǎn)涂膠參數(shù)2.7光刻（13）軟烘（SoftBake）

在硅片上旋轉(zhuǎn)涂布光刻膠后，硅片要經(jīng)過一個稱為軟烘（也叫前烘）的高溫步驟，原因有：1）將硅片上覆蓋的光刻膠溶劑去除；2）增強(qiáng)光刻膠的粘附性以便在顯影時光刻膠可以很好地粘附；3）緩和在旋轉(zhuǎn)過程中光刻膠膠膜內(nèi)產(chǎn)生的應(yīng)力；4）防止光刻膠沾到設(shè)備上。軟烘溫度85-120℃軟烘時間30-60秒2.7光刻（13）軟烘（SoftBake）2.7光刻（14）2.7光刻（14）2.7光刻（15）2.7光刻（15）2.7光刻（16）2.7光刻（16）2.7光刻（17）曝光后烘培（PEB）為了促進(jìn)關(guān)鍵光刻膠的化學(xué)反應(yīng)，對CADUV光刻膠進(jìn)行后烘培是必須的。對于常規(guī)的I線膠，進(jìn)行后烘培的目的是提高光刻膠的粘附性并減少駐波。2.7光刻（17）曝光后烘培（PEB）2.7光刻（18）顯影（Developing）

用化學(xué)顯影液溶解由曝光造成的光刻膠的溶可解區(qū)域就是光刻膠顯影，目的是把掩膜版圖形準(zhǔn)確復(fù)制到光刻膠中。負(fù)膠（NegativePhotoresist）

負(fù)膠通過紫外線曝光發(fā)生交聯(lián)(crosslink)或變硬，使曝光的光刻膠變得在顯影液中不可溶解。正膠（PositivePhotoresist）

正膠顯影液包含顯影液和光刻膠之間的化學(xué)反應(yīng)，從而溶解已曝光的光刻膠。2.7光刻（18）顯影（Developing）2.7光刻（19）顯影方法

(1)連續(xù)噴霧顯影(continuousspray)(2)旋覆浸沒顯影(puddle)2.7光刻（19）顯影方法2.7光刻（7）堅(jiān)膜（HardBake）

顯影后的熱烘培稱為堅(jiān)膜烘培，目的是蒸發(fā)掉剩余的溶劑使光刻膠變硬。此處理提高了光刻膠對硅襯底的粘附性，為下一步的工藝加工做好準(zhǔn)備，如提高光刻膠抗刻蝕能力。堅(jiān)膜也除去了剩余的顯影液和水。堅(jiān)膜溫度

堅(jiān)膜溫度可以達(dá)到溶劑沸點(diǎn)，以有效蒸發(fā)掉溶劑實(shí)現(xiàn)最大的光刻膠增密。通常的堅(jiān)膜溫度對于正膠是130℃度，對于負(fù)膠是150℃。2.7光刻（7）堅(jiān)膜（HardBake）2.8CMOS反向器制作步驟(1)CMOS反向器制作步驟（nMOS和pMOS組成）局部互連工藝通孔1和金屬塞1的形成金屬1互連的形成通孔2和金屬塞2的形成金屬2互連的行程制作金屬3直到制作壓點(diǎn)及合金參數(shù)測試雙阱工藝淺槽隔離工藝多晶硅柵結(jié)構(gòu)工藝輕摻雜注入工藝（LDD）側(cè)墻的形成源/漏(S/D)注入工藝接觸孔的形成2.8CMOS反向器制作步驟(1)CMOS反向器制作步驟（2.8CMOS反向器制作步驟(2)雙阱工藝（n阱的形成）

（1）外延生長；（2）原氧化生長；（3）第一層掩膜，n阱注入；（4）n阱注入（高能）；（5）退火。雙阱工藝（p阱的形成）

（1）第二層掩膜，p阱注入；（4）n阱注入（高能）；（5）退火。2.8CMOS反向器制作步驟(2)雙阱工藝（n阱的形成）2.8CMOS反向器制作步驟(3)淺槽隔離工藝（STI）(1)STI槽刻蝕(隔離氧化→氮化物淀積→第三層掩膜，淺槽隔離→STI槽刻蝕)(2)STI氧化物填充(溝槽襯墊氧化硅→溝槽CVD氧化物填充)(3)STI氧化層拋光-氮化物去除(溝槽氧化物拋光→氮化物去除)2.8CMOS反向器制作步驟(3)淺槽隔離工藝（STI）2.8CMOS反向器制作步驟(4)多晶硅柵結(jié)構(gòu)工藝（1）柵氧化層的生長（2）多晶硅淀積（3）第四層掩膜，多晶硅柵（4）多晶硅柵刻蝕2.8CMOS反向器制作步驟(4)多晶硅柵結(jié)構(gòu)工藝2.8CMOS反向器制作步驟(5)輕摻雜漏注入工藝(1)n-輕摻雜注入(第五層掩膜，n-LDD注入→n-LDD注入(低能量，淺結(jié)))(2)p-輕摻雜注入(第六層掩膜，p-LDD注入→p-LDD注入(低能量，淺結(jié)))2.8CMOS反向器制作步驟(5)輕摻雜漏注入工藝2.8CMOS反向器制作步驟(6)側(cè)墻的形成（淀積SiO2→SiO2反刻）源/漏注入工藝(第七層掩膜，n+源漏注入→n+源漏注入(中等能量))(第八層掩膜，p+源漏注入→p+源漏注入(中等能量))2.8CMOS反向器制作步驟(6)側(cè)墻的形成（淀積SiO22.8CMOS反向器制作步驟(7)接觸孔的形成(鈦的淀積→退火→刻蝕金屬鈦)局部互連工藝1(SiNxCVD→摻雜氧化物的CVD→CMP→第九層掩膜，局部互連刻蝕)2.8CMOS反向器制作步驟(7)接觸孔的形成(鈦的淀積→2.8CMOS反向器制作步驟(8)局部互連工藝2(金屬鈦PVD→TiN淀積→W淀積→磨拋W)通孔1的形成(第一層層間介質(zhì)氧化物淀積(CVD)→氧化物拋光→第十層掩膜，第一層層間介質(zhì)刻蝕)2.8CMOS反向器制作步驟(8)局部互連工藝2(金屬鈦P2.8CMOS反向器制作步驟(9)鎢塞1的形成(金屬淀積鈦?zhàn)钃鯇?PVD)→淀積氮化鈦(CVD)→淀積鎢(CVD)→磨拋W)第一層金屬互連形成(金屬阻擋層淀積→淀積鋁銅合金(PVD)→淀積TiN(PVD)→第十一層掩膜，金屬刻蝕)2.8CMOS反向器制作步驟(9)鎢塞1的形成(金屬淀積鈦2.8CMOS反向器制作步驟(10)2.8CMOS反向器制作步驟(10)4.1.5柵-源直流輸入電阻集成電路的分類ASICSiGaAs雙極性ECL/CMLTTLI2LMOSNMOSCMOSPMOSMNOS4.1.5柵-源直流輸入電阻集成電路的分類ASICSiG4.1.5柵-源直流輸入電阻MOS器件中，柵-源兩極通常作為輸入端，其直流輸入電阻就是柵介質(zhì)SiO2的絕緣電阻，因而阻值高；柵氧化層厚度越厚，質(zhì)量越好，絕緣電阻越高；高輸入阻抗的特性：靜態(tài)負(fù)載能力強(qiáng)；柵極漏電流很??；4.1.5柵-源直流輸入電阻MOS器件中，柵-源兩極通常4.1.6柵-源擊穿電壓定義柵-源擊穿電壓指的是柵源之間能夠承受的最高電壓，超過該電壓，柵氧化層就要發(fā)生破壞性擊穿。

實(shí)際中，因SiO2存在各種各樣缺陷和污染，其最大耐壓降低，尤其是由于MOS器件電容結(jié)構(gòu)和柵介質(zhì)SiO2有很高的絕緣性能，很小的電量就能產(chǎn)生很高的電壓，從而擊穿柵介質(zhì)。輸入保護(hù)PadRVddVssGSD4.1.6柵-源擊穿電壓定義PadRVddVssGSD4.1.7漏-源擊穿電壓定義

在MOS管工作在飽和區(qū)時，當(dāng)Vds高于某一電壓值后，漏極的耗盡層會延伸到源極，而使電流流動與柵極電壓無關(guān)，即使柵極電壓=0，也有電流流動，這種情況稱為漏-源擊穿效應(yīng)。應(yīng)用

用于I/O保護(hù)電路中，以限制內(nèi)部電路節(jié)點(diǎn)的電壓。4.1.7漏-源擊穿電壓定義4.2CMOS電路功耗CMOS電路功耗的主要構(gòu)成：

靜態(tài)功耗：由反向漏電流或持續(xù)從電源供電器流出的電流引起的功耗；動態(tài)功耗：由CMOS開關(guān)的瞬態(tài)電流和負(fù)載電容的充放電引起的功耗；4.2CMOS電路功耗CMOS電路功耗的主要構(gòu)成：4.2.1CMOS的靜態(tài)功耗靜態(tài)功耗產(chǎn)生的原因?qū)嶋H中，漏(D)-源極(S)的擴(kuò)散區(qū)和P阱或N阱形成的PN結(jié)產(chǎn)生了寄生的二極管，因而存在漏電流，靜態(tài)功耗為漏電流所引起。漏電流求解其中Is為反向飽和電流靜態(tài)功耗求解(漏電流和供電電壓的乘積)

4.2.1CMOS的靜態(tài)功耗靜態(tài)功耗產(chǎn)生的原因4.2.2CMOS電路的動態(tài)功耗(1)輸入波形為理想的階躍波形假設(shè)輸入波形為階躍的脈沖波形，其上升和下降時間遠(yuǎn)小于周期時間。對于輸入信號頻率fp=1/tp的方波輸入(Vin)，其轉(zhuǎn)換期間的平均動態(tài)功耗(Pd)為：

4.2.2CMOS電路的動態(tài)功耗(1)輸入波形為理想的階4.2.2CMOS電路的動態(tài)功耗(2)輸入為非理想的波形

在輸入波形為非理想波形時，反向器處于輸入波形上升沿和下降沿的瞬間，負(fù)載管和驅(qū)動管會同時導(dǎo)通引起的動態(tài)功耗稱為交變功耗PA:

4.2.2CMOS電路的動態(tài)功耗(2)輸入為非理想的波形4.2.2CMOS電路的動態(tài)功耗(3)另一種計算短路功耗方法

4.2.2CMOS電路的動態(tài)功耗(3)另一種計算短路功耗4.2.3電路總功耗電路總功耗

計算功耗時，最好將工作在特定頻率下的電容相加并計算功耗，然后將各個工作于不同頻率的功耗相加。增加估計精算的幾種方法（1）計算電路中所有門輸出驅(qū)動的電容值；（2）在重復(fù)步驟(1)的基礎(chǔ)上將電路切割成更小的部分；（3）用模擬軟件計算一個模擬過程中每一個節(jié)點(diǎn)上的每一個開關(guān)所轉(zhuǎn)換的總電容，最后將所有模擬所用時鐘周期數(shù)與電容結(jié)合得；（4）元件級時序模擬軟件估計功耗和電流波形。

4.2.3電路總功耗電路總功耗4.2.4功耗管理功耗設(shè)計中的基本問題導(dǎo)體的電遷移現(xiàn)象散熱問題供電問題低功耗電路的設(shè)計

降低節(jié)點(diǎn)電容、減小開關(guān)活動的次數(shù)、降低工作電壓、降低工作頻率

設(shè)計層次改善程度系統(tǒng)級50%~90%結(jié)構(gòu)級20%~50%邏輯級10%~20%版圖級<5%4.2.4功耗管理功耗設(shè)計中的基本問題設(shè)計層次改善程度系4.3信號傳輸延遲延遲原因

各種邏輯門和連線并非理想元件，造成信號在傳輸過程中產(chǎn)生種種延遲。數(shù)字電路中，延遲的構(gòu)成（1）門延遲（2）連線延遲（3）扇出延遲（4）大電容負(fù)載延遲

4.3信號傳輸延遲延遲原因4.3.1CMOS門延遲（1）定義：

門延遲指的是信號從邏輯門輸入端到其輸出端的延遲時間。CMOS邏輯門的轉(zhuǎn)換時間受限于對負(fù)債電容Cl的充放電所需要的時間。CMOS反相器的設(shè)計要求（驅(qū)動能力）：

它最少能夠驅(qū)動一個與之完全相同的反相器。

“本征延遲時間”

一個反相器驅(qū)動與之相同的另一個反相器是所產(chǎn)生的延遲時間。

4.3.1CMOS門延遲（1）定義：4.3.1CMOS門延遲（2）參數(shù)定義上升時間Tr

輸出信號波形從“1”電平(即Vdd)的10%上升到90%需要的時間；下降時間Tf

輸出信號波形從“1”電平(即Vdd)的90%上升到10%需要的時間；延遲時間Td

輸入電壓變化到50%Vdd時刻到輸出電壓變化到50%Vdd時刻之間的時間差；

4.3.1CMOS門延遲（2）參數(shù)定義4.3.1CMOS門延遲（3）CMOS反相器延遲時間的等效電路前級反相器的負(fù)載電容約為后級反相器的兩個晶體管柵極電容之和。

4.3.1CMOS門延遲（3）CMOS反相器延遲時間的等效4.3.1CMOS門延遲（4）下降時間

輸入端Vi加上一個從0V到Vdd的階躍電壓時，N管導(dǎo)通，P管截止，Cl通過N管的等效電阻Rn放電。放電過程：（1）Rn的阻值隨放點(diǎn)的過程而變化；（2）N管在整個放點(diǎn)過程中的工作區(qū)域也在變化；

4.3.1CMOS門延遲（4）下降時間4.3.1CMOS門延遲（5）Cl的電壓從0.9Vdd下降到Vdd-Vtn過程，n管工作在飽和區(qū)

根據(jù)放電電流的瞬態(tài)方程：

假設(shè)Vo從0.9Vdd到Vdd-Vtn的時間為Tf1，則有

4.3.1CMOS門延遲（5）Cl的電壓從0.9Vdd下降4.3.1CMOS門延遲（6）Cl的電壓從Vdd-Vtn下降到0.1Vdd過程，n管工作在線性區(qū)

假設(shè)Vo從Vdd-Vtn到0.1Vdd的時間為Tf2，則有

CMOS反相器下降時間為

4.3.1CMOS門延遲（6）Cl的電壓從Vdd-Vtn4.3.1CMOS門延遲（7）上升時間

輸入端加上從Vdd到0V的階躍電壓時：P管：柵源電壓Vgs=-Vdd，導(dǎo)通

N管：柵源電壓Vgs=0，截止充電電流的瞬態(tài)方程：起初，因?yàn)閂0=0，Vi=0，P管的柵漏電壓為0V，漏端夾斷，而源端開啟，所以P管工作在線性區(qū)。

4.3.1CMOS門延遲（7）上升時間4.3.1CMOS門延遲（8）假設(shè)Vo從0.1Vdd到|Vtp|的時間為Tr1，則假設(shè)Vo從|Vtp|到0.9Vdd的時間為Tr2，則

4.3.1CMOS門延遲（8）4.3.1CMOS門延遲（9）COMS反相器的上升時間為

4.3.1CMOS門延遲（9）COMS反相器的上升時間為4.3.2連線延遲（1）導(dǎo)線上的分布電阻與電容值、驅(qū)動門的阻抗和負(fù)載阻抗等因素可以決定信號在導(dǎo)線上的傳輸速度。對于較長的導(dǎo)線，分布電阻和電容是影響傳輸速度延遲的最大的2個因素。節(jié)點(diǎn)Vi的時間響應(yīng)：

4.3.2連線延遲（1）導(dǎo)線上的分布電阻與電容值、驅(qū)動門的4.3.2連線延遲（2）當(dāng)網(wǎng)絡(luò)節(jié)點(diǎn)分解的很密時，節(jié)點(diǎn)Vi的時間響應(yīng)可以微分形式：

（擴(kuò)散方程）一個步進(jìn)電壓沿著一長度為x的導(dǎo)線傳輸所需要的上升/下降延遲的時間Tx：

4.3.2連線延遲（2）當(dāng)網(wǎng)絡(luò)節(jié)點(diǎn)分解的很密時，節(jié)點(diǎn)Vi的4.3.2連線延遲（2）當(dāng)網(wǎng)絡(luò)節(jié)點(diǎn)分解的很密時，節(jié)點(diǎn)Vi的時間響應(yīng)可以微分形式：

（擴(kuò)散方程）一個步進(jìn)電壓沿著一長度為x的導(dǎo)線傳輸所需要的上升/下降延遲的時間Tx：

4.3.2連線延遲（2）當(dāng)網(wǎng)絡(luò)節(jié)點(diǎn)分解的很密時，節(jié)點(diǎn)Vi的4.3.3電路扇出延遲定義：

邏輯門的輸出端所接入的輸入門的個數(shù)稱為電路的扇出F0.限制條件：

扇出端的負(fù)載等于每個輸入端的柵電容之和：在電路設(shè)計中，如果一個反相器的扇出為N，即假設(shè)它要驅(qū)動N個與他本身尺寸相同的反向器F0=N，這是要求該反相器的驅(qū)動能力為其驅(qū)動一個反相器時驅(qū)動能力的F0=N倍，才能獲得與其驅(qū)動一級門相同的延遲時間，使電路的速度不會下降。

4.3.3電路扇出延遲定義：4.3.4大電容負(fù)載驅(qū)動電路（1）大電容負(fù)載驅(qū)動電路

當(dāng)電容負(fù)載增大時，邏輯門在驅(qū)動時引起的延遲的會相應(yīng)增大，會出現(xiàn)芯片內(nèi)信號線通過引線驅(qū)動芯片外部電容負(fù)載。如果在不增加電路延遲時間的情況下驅(qū)動大電容負(fù)載，根據(jù)驅(qū)動因子：

增大柵極溝道寬度W即可提高驅(qū)動能力。

但是W增大將使得驅(qū)動管的柵面積W×L也相應(yīng)增大，柵極電容Cg（

Cg

∝WL）也隨之增大，這將增大前一級邏輯門的負(fù)載。

4.3.4大電容負(fù)載驅(qū)動電路（1）大電容負(fù)載驅(qū)動電路4.3.4大電容負(fù)載驅(qū)動電路（2）假設(shè)一標(biāo)準(zhǔn)NMOS標(biāo)準(zhǔn)反相器，電路參數(shù)為

本征延遲時間為Tpd，如果不增加反相器的驅(qū)動能力，其延遲時間為27Tpd。

4.3.4大電容負(fù)載驅(qū)動電路（2）假