數(shù)字電路組合邏輯電路課件

第四章組合邏輯電路4.1概述 4.2組合邏輯電路的分析方法和設計方法4.3若干常用組合邏輯電路4.4組合邏輯電路中的競爭-冒險現(xiàn)象第四章組合邏輯電路4.1概述 14.1概述組合邏輯電路的特點組合邏輯電路：任何時刻，輸出狀態(tài)只決定于同一時刻的輸入狀態(tài)的組合，而與電路原來狀態(tài)無關的的邏輯電路。4.1概述組合邏輯電路的特點組合邏輯電路：任何時刻，24.2.1組合邏輯電路的分析方法分析步驟：

1.由邏輯圖逐級寫出各輸出端的邏輯表達式

2.化簡（最簡與或式）和變換各邏輯表達式

3.列出真值表

4.根據(jù)真值表和邏輯表達式對電路進行分析，并確定電路的功能4.2組合邏輯電路的分析方法和設計方法4.2.1組合邏輯電路的分析方法4.2組合邏輯電路的3數(shù)字電路組合邏輯電路ppt課件4數(shù)字電路組合邏輯電路ppt課件54.2.2組合邏輯電路的設計過程設計步驟：

1.邏輯抽象:分析問題的因果關系，確定輸入輸出變量,定義輸入輸出邏輯狀態(tài)的含義

2.列真值表

3.從真值表表寫邏輯表達式

4.化簡或變換表達式

5.畫邏輯電路圖4.2.2組合邏輯電路的設計過程設計步驟：

1.邏6數(shù)字電路組合邏輯電路ppt課件71.設計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。

1.設計一個表決電路，要求輸出信號的電平與三個輸入信號中的多8

2.用與非門設計四變量的多數(shù)表決電路。當輸入變量A，B，C，D有3個或3個以上為1時輸出為1，輸入為其他狀態(tài)時輸出為0.2.用與非門設計四變量的多數(shù)表決電路。當輸入變量A，93.交通信號燈的正常工作狀態(tài)與故障狀態(tài)3.交通信號燈的正常工作狀態(tài)與故障狀態(tài)10

4.設計一個路燈控制電路，要求實現(xiàn)的功能是：當總電源開關閉合時，安裝在三個不同地方的三個開關都能獨立地將燈打開或熄滅；當總電源開關斷開時，路燈不亮。4.設計一個路燈控制電路，要求實現(xiàn)的功能是：當總電源114.3.1編碼器編碼：將一組信號按一定規(guī)律編碼，每一組代碼都有確定的含義。

編碼器：實現(xiàn)編碼功能的邏輯電路。

一、普通編碼器任何時刻只允許輸入一個編碼信號，否則輸出將發(fā)生混亂。4.3若干常用組合邏輯電路3位二進制（8線－3線）編碼器4.3.1編碼器

一、普通編碼器4.3若干常用12輸入輸出I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111輸入輸出I0I1I2I3I4I5I6I7Y2Y1Y0100013數(shù)字電路組合邏輯電路ppt課件14二、優(yōu)先編碼器

在優(yōu)先編碼器電路中，允許同時輸入兩個以上的編碼信號。

不過在設計優(yōu)先編碼器是已經(jīng)將所有的輸入信號按優(yōu)先順序排了隊，當幾個輸入信號同時

出現(xiàn)時，只對其中優(yōu)先權(quán)最高的一個進行編碼。二、優(yōu)先編碼器

在優(yōu)先編碼器電路中，允許同時輸入158線－3線優(yōu)先編碼器74LS148的邏輯圖功能分析：1.S’——片選端（選通輸入端）S’=0時，正常工作；S’=1時，所有輸出為高電平。2.YS’——無編碼指示端（選通輸出端）YS’=0時，表示電路工作，但無編碼輸入；YS’=1，且S’=0時，表示電路工作且有編碼。3.YEX’——擴展端YEX’=0時，表示電路工作，且有編碼輸入；YEX’=1，且S’=0時，表示電路工作但無編碼。8線－3線優(yōu)先編碼器74LS148的邏輯圖功能分析：16S’I’0I’1I’2I’3I’4I’5I’6I’7Y’2Y’1Y’0Y’SY’EX1XXXXXXXX11111011111111111010XXXXXXX0000100XXXXXX01001100XXXXX011010100XXXX0111011100XXX01111100100XX011111101100X01111111101000111111111110S’I’0I’1I’2I’3I’4I’5I’6I’7Y’2Y17用兩片74LS148接成的16線－4線優(yōu)先編碼器用兩片74LS148接成的16線－4線優(yōu)先編碼器18二－十進制優(yōu)先編碼器74LS147的邏輯圖二－十進制優(yōu)先編碼器74LS147的邏輯圖194.3.2

譯碼器

譯碼：將具有特定含義的輸入代碼轉(zhuǎn)換成相應的輸出信號

譯碼器：實現(xiàn)譯碼功能的邏輯電路。

譯碼器主要有二進制、二~十進制等。3位二進制（3線－8線）譯碼器的框圖1.二進制譯碼器輸入：二進制代碼；輸出：與代碼一一對應的高低電平信號。4.3.2

譯碼器

譯碼：將具有特定含義的輸入代碼轉(zhuǎn)換成相20用二極管與門陣列組成的3線－8線譯碼器用二極管與門陣列組成的3線－8線譯碼器21用與非門組成的3線－8線譯碼器74LS138用與非門組成的3線－8線譯碼器74LS13822用兩片74LS138接成的4線－16線譯碼器用兩片74LS138接成的4線－16線譯碼器232.二－十進制譯碼器74LS422.二－十進制譯碼器74LS42243.顯示譯碼器

（1）半導體數(shù)碼管BS201A

（a）外形圖（b）等效電路3.顯示譯碼器

（1）半導體數(shù)碼管BS201A

（a25（2）液晶顯示器的結(jié)構(gòu)及符號

（a）未加電場時（b）加電場以后（c）符號（2）液晶顯示器的結(jié)構(gòu)及符號

（a）未加電場時（26BCD－七段顯示譯碼器7448的邏輯圖BCD－七段顯示譯碼器7448的邏輯圖273.用二進制譯碼器實現(xiàn)組合邏輯函數(shù)（一）基本原理（1）

二進制譯碼器的特點功能特點：二進制譯碼器的輸出端提供了輸入變量的全部最小項。電路結(jié)構(gòu)特點：譯碼器的基本電路是由與門組成的陣列。（2）

組合邏輯函數(shù)的標準與非——與非式3.用二進制譯碼器實現(xiàn)組合邏輯函數(shù)28（二）基本步驟（1）

選擇集成二進制譯碼器函數(shù)變量數(shù)與譯碼器輸入二進制代碼位數(shù)相等。（2）

寫出函數(shù)的標準與非——與非式（3）確認譯碼器和與非門輸入信號的表達式（4）

畫連線圖例：74LS138：3線——8線（二）基本步驟29數(shù)字電路組合邏輯電路ppt課件304.3.3數(shù)據(jù)選擇器

輸入數(shù)據(jù)選擇控制信號在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路挑選出來的電路，叫做數(shù)據(jù)選擇器，也稱為多路選擇器或多路開關。4.3.3數(shù)據(jù)選擇器

輸入數(shù)據(jù)選擇控制信號在多路數(shù)據(jù)傳送31采用CMOS傳輸門結(jié)構(gòu)的數(shù)據(jù)選擇器CC14539采用CMOS傳輸門結(jié)構(gòu)的數(shù)據(jù)選擇器CC1453932數(shù)字電路組合邏輯電路ppt課件33雙4選1數(shù)據(jù)選擇器74LS153雙4選1數(shù)據(jù)選擇器74LS15334用兩個4選1數(shù)據(jù)選擇器接成的8選1數(shù)據(jù)選擇器用兩個4選1數(shù)據(jù)選擇器接成的8選1數(shù)據(jù)選擇器35用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)（一）基本原理1.數(shù)據(jù)選擇器輸出信號邏輯表達式的一般形式2.數(shù)據(jù)選擇器輸出信號邏輯表達式的主要特點具有標準與或表達式的形式；提供了地址變量的全部最小項；一般情況下，Di可當成一個變量處理；受選通信號控制。3.組合邏輯函數(shù)的標準表達形式用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)36（二）基本步驟

1.確定應選用的數(shù)據(jù)選擇器2.根據(jù)n=k-1或n=k確定數(shù)據(jù)選擇器的類型和型號，n是選擇器地址碼，k是函數(shù)的變量個數(shù)。

3.寫邏輯表達式寫出函數(shù)的標準與或表達式和選擇器輸出信號的表達式。4.求選擇器輸入變量的表達式5.畫連線圖（二）基本步驟37應用舉例:

74LS151八選一；74LS153雙四選一；74LS150十六選一1.畫出用數(shù)據(jù)選擇器實現(xiàn)函數(shù)Y=AB+BC+CA的連線圖.例4.3.5試用4選1數(shù)據(jù)選擇器實現(xiàn)交通信號燈監(jiān)視電路。例4.3.6試用8選1數(shù)據(jù)選擇器產(chǎn)生三變量邏輯函數(shù)應用舉例:

74LS151八選一；74LS153雙四選一；738數(shù)字電路組合邏輯電路ppt課件39數(shù)字電路組合邏輯電路ppt課件404.3.4加法器

一、1位加法器

（一）半加器

半加器:半加器是不考慮低位進位的一位二進制加法器。

4.3.4加法器

一、1位加法器

（一）半加器

半加器41半加器（a）邏輯圖（b）符號半加器（a）邏輯圖（b）符號42（二）全加器

全加器是考慮了低位進位的一位二進制加法器（二）全加器

全加器是考慮了低位進位的一位二進制加法器43雙全加器74LS183

（a）1/2邏輯圖（b）圖形符號雙全加器74LS183

（a）1/2邏輯圖（b444位串行進位加法器

把全加器的進位輸出接下一位全加器的進位輸入，可構(gòu)成多位加法器。

對于串行4位加法器，從數(shù)據(jù)給出到得出結(jié)果，約需4個全加器的延時，因為高位的加運算只有在低位運算結(jié)果（進位輸出）得出后才能進行，所以速度較慢。4位串行進位加法器

把全加器的進位輸出接下一位全加器454位超前進位加法器74LS283的邏輯圖實際上，加法電路中各位的進位信號由專門的進位信號產(chǎn)生電路（進位門）同時產(chǎn)生。只要各位數(shù)據(jù)和最低位進位同時輸入，各位之間的進位信號與和就能同時產(chǎn)生。4位超前進位加法器74LS283的邏輯圖實際上，加463.2.2數(shù)值比較器

一、1位數(shù)值比較器3.2.2數(shù)值比較器

一、1位數(shù)值比較器47

二、4位數(shù)值比較器

多位二進制比較，如果高位已比較出“>”或“<”,低位不需要進一步比較,否則要進一步比較低位數(shù)據(jù)。二、4位數(shù)值比較器484位數(shù)值比較器CC14585的邏輯圖4位數(shù)值比較器CC14585的邏輯圖49將兩片CC14585接成8位數(shù)值比較器YA>B=YA=B+YA<B三、集成數(shù)值比較器將兩片CC14585接成8位數(shù)值比較器YA>B=YA=B+504.4組合邏輯電路中的競爭——冒險現(xiàn)象

4.4.1競爭冒險現(xiàn)象及其成因由于競爭而產(chǎn)生的尖峰脈沖將門電路兩個輸入信號同時向相反的邏輯電平跳變（一個從1變?yōu)?，另一個從0變?yōu)?）的現(xiàn)象稱為競爭

由于競爭而在電路輸出端可能產(chǎn)生尖峰脈沖的現(xiàn)象稱為競爭-冒險。

競爭-冒險產(chǎn)生的原因：1.信號A、B不可能突變，狀態(tài)改變要經(jīng)歷一段極短的過渡時間。2.信號A、B改變狀態(tài)的時間有先有后，因為它們經(jīng)過的傳輸路徑長短不同，門電路的傳輸時間也不可能完全一樣。4.4組合邏輯電路中的競爭——冒險現(xiàn)象

4.4.1競爭冒51

2線－4線譯碼器中的競爭－冒險現(xiàn)象

（a）電路圖（b）電壓波形圖2線－4線譯碼器中的競爭－冒險現(xiàn)象

52同一輸入變量經(jīng)不同途徑到達輸出門的情況（m、n均為正整數(shù)）4.4.2檢查競爭——冒險現(xiàn)象的方法在輸入變量每次只有一個改變狀態(tài)的情況下，可以通過邏輯函數(shù)式判斷組合邏輯電路是否有競爭——冒險現(xiàn)象的存在。同一輸入變量經(jīng)不同途徑到達輸出門的情況（m、n均為正整數(shù)）53這種方法雖然簡