數(shù)字電路1剖析課件

數(shù)字電路南京信息職業(yè)技術(shù)學(xué)院電子信息工程系-徐小平2006年6月

1.

數(shù)字電路基礎(chǔ)

1.1模擬信號(hào)與數(shù)字信號(hào)模擬信號(hào)：幅度與時(shí)間上均為連續(xù)的信號(hào)，如音頻信號(hào)、視頻信號(hào)等；模擬信號(hào)由模擬電路（放大器、調(diào)制器、濾波器等）處理。特點(diǎn)：傳輸、存儲(chǔ)時(shí)易失真、生產(chǎn)過程中品質(zhì)控制困難。數(shù)字信號(hào)：幅度與時(shí)間上離散，常見的數(shù)字信號(hào)只有兩個(gè)狀態(tài)：“0”、“1”；數(shù)字信號(hào)由數(shù)字電路處理。特點(diǎn)：傳輸、存儲(chǔ)時(shí)不易失真、生產(chǎn)過程中品質(zhì)控制方便。數(shù)字邏輯：用數(shù)字“0”、“1”表示邏輯的兩個(gè)相反的狀態(tài)，如：數(shù)字邏 輯狀態(tài)1好真開高0壞假關(guān)矮邏輯電平：在數(shù)字電路中，數(shù)字“0”、“1”均用一定的電壓范圍表示，也稱為邏輯電平，如電源電壓為5V的系統(tǒng)中：

電壓（V）邏輯邏輯電平>2.4V1H、高、1<0.8V0L、低、01.2數(shù)制與碼制十進(jìn)制數(shù)：6834=6×103+8×102+3×101+4×100千百十個(gè)特點(diǎn):1)系數(shù)在0～9之間2)蓬十進(jìn)一3)借一當(dāng)十二進(jìn)制數(shù):(11.01)2=1×21+1×20+0×2-1+1×2-2特點(diǎn):1)系數(shù)在0～1之間2)蓬二進(jìn)一3)借一當(dāng)二

任意(R)進(jìn)制:其中：ai為系數(shù)、Ri 為i位的權(quán)、i為基數(shù)特點(diǎn):1)系數(shù)在0～R-1之間2)蓬R進(jìn)一3)借一當(dāng)RBCD編碼：8421BCD：用0000～1001十種4位二進(jìn)制數(shù)表示十進(jìn)制數(shù)的0～9進(jìn)制之間的相互轉(zhuǎn)換（一）：二→十：每位按權(quán)展開，然后各項(xiàng)作為十進(jìn)制相加十→二：將十進(jìn)制數(shù)分成整數(shù)與小數(shù)兩部分進(jìn)行轉(zhuǎn)換，整數(shù)部分：除基(2)取余，先得低位；小數(shù)部分：乘基(2)取整，先得高位;

進(jìn)制之間的相互轉(zhuǎn)換（二）：二→十六：以小數(shù)點(diǎn)為界每4位二進(jìn)制數(shù)一組，用相應(yīng)的十六進(jìn)制數(shù)替代十六→二：每位十六進(jìn)制用相應(yīng)的4位二進(jìn)制數(shù)替代十六→十：每位按權(quán)展開，然后各項(xiàng)作為十進(jìn)制相加十→十六：十→二→十六進(jìn)制之間的相互轉(zhuǎn)換（三）：8421BCD→十：以小數(shù)點(diǎn)為界，每4位一組，用相應(yīng)的十進(jìn)制數(shù)替代十→8421BCD：每位十進(jìn)制數(shù)用相應(yīng)的4位8421BCD碼替代進(jìn)制之間的相互轉(zhuǎn)換（四）：162108421BCD

按位取權(quán)展開用4位二進(jìn)制數(shù)代替1位十六進(jìn)制數(shù)以數(shù)點(diǎn)為界4位一組，用1位十六進(jìn)制數(shù)代替4位二進(jìn)制整數(shù)除2取余小數(shù)乘2取整用4位二進(jìn)制數(shù)代替1位十進(jìn)制數(shù)小以數(shù)點(diǎn)為界4位一組，用1位十進(jìn)制數(shù)代替4位二進(jìn)制1.3邏輯代數(shù)基礎(chǔ)邏輯代數(shù)描述邏輯關(guān)系，不表示數(shù)的大??；每個(gè)邏輯變量（相當(dāng)于1路數(shù)字信號(hào)）的取值只有“0”、“1”兩種可能，表示兩種不同的邏輯狀態(tài)。邏輯函數(shù)：表示輸入邏輯變量與輸出邏輯變量之間的因果關(guān)系的函數(shù)，基本的邏輯函數(shù)只有三種：“與”、“或”、“非”。基本邏輯運(yùn)算“與”邏輯運(yùn)算（ANDLOGIC）--邏輯乘；邏輯表達(dá)式為：F=A·B或F=AB；“或”邏輯運(yùn)算（ORLOGIC）--邏輯或邏輯表達(dá)式為：F=A+B“非”邏輯運(yùn)算（NOTLOGIC）--邏輯非；邏輯表達(dá)式為：F=A復(fù)合邏輯運(yùn)算“與非”邏輯運(yùn)算（NANDLOGIC）；邏輯表達(dá)式為：或；“或非”邏輯運(yùn)算（NORLOGIC）；邏輯表達(dá)式為：；“與或非”邏輯運(yùn)算；邏輯表達(dá)式為：；“異或”邏輯運(yùn)算（XORLOGIC）；邏輯表達(dá)式為：“同或”邏輯運(yùn)算（XORLOGIC）；邏輯表達(dá)式為：F=A·

邏輯代數(shù)的基本定律及規(guī)則邏輯代數(shù)的基本定律（一）：0-1律:A·0=0； A+1=1 自等律：A·1=A； A+0=A重疊律:A·A=A； A+A=A互補(bǔ)律：交換律:AB=BA； A+B=B+A邏輯代數(shù)的基本定律（二）：結(jié)合律:A(BC)=(AB) A+(B+C)=(A+B)+C吸收律:A(A+B)=A； A+AB=A分配律:A(B+C)=AB+ACA+BC=(A+B)(A+C)反演律:非非律:邏輯代數(shù)的常用公式

邏輯代數(shù)的規(guī)則（一）

代入規(guī)則:

邏輯等式中出現(xiàn)的同一變量都由同一個(gè)邏輯函數(shù)取代,邏輯等式仍然成立。由代入規(guī)則與反演律可得:邏輯代數(shù)的規(guī)則（二）反演規(guī)則：已知邏輯函數(shù)F，只要遵循下列規(guī)則，即可得到反函數(shù)：

l

“·”變?yōu)椤?”；“+”變?yōu)椤啊ぁ保?/p>

l

“0”變?yōu)椤?”；“1”變?yōu)椤?”；

l

“原變量”變?yōu)椤胺醋兞俊保弧胺醋兞俊弊優(yōu)椤霸兞俊保?/p>

l

兩個(gè)以上變量的公共“非”號(hào)保持不變；

l

優(yōu)先順序：（）→·→+邏輯代數(shù)的規(guī)則（三）

對(duì)偶規(guī)則：已知邏輯函數(shù)F，只要遵循下列規(guī)則，即可得到對(duì)偶函數(shù)F’：

l

“·”變?yōu)椤?”；“+”變?yōu)椤啊ぁ保?/p>

l

“0”變?yōu)椤?”；“1”變?yōu)椤?”；

l兩個(gè)以上變量的公共“非”號(hào)保持不變；

l

優(yōu)先順序：（）→●→+邏輯函數(shù)的表示方法（一）

邏輯函數(shù)的常用表示方法有：真值表、邏輯表達(dá)式、邏輯邏輯圖、卡諾圖及描述。

下以三人表決器為例：邏輯函數(shù)的表示方法（二）

1)

描述：三人對(duì)提案進(jìn)行表決，兩人及兩人以上同意時(shí)提案通過，否則不通過。

2)

邏輯表達(dá)式：將輸入與輸出的關(guān)系寫成“與”、

“或”、“非”運(yùn)算組合成的表達(dá)式。

F=AB+BC+CA+ABC

邏輯函數(shù)的表示方法（三）

3)

真值表：由輸入變量的所有組合及對(duì)應(yīng)的輸出值列出的表

a)定義所有的輸入變量和輸出函數(shù)名，以及各輸入變量輸出函數(shù)的取值定義。

b)列真值表：（2n項(xiàng)、順序、高低位、對(duì)應(yīng)、唯一）A、B、C：

參加表決的三個(gè)人；

1：同意;0：不同意F：提案表決的結(jié)果；

1：通過;0：未通過ABCF00000010010001111000101111011111邏輯函數(shù)的表示方法（四）4)邏輯電路圖：將輸入、輸出之間的關(guān)系用“與”、“或”、“非”等邏輯符號(hào)與聯(lián)線來表示。

邏輯函數(shù)的表示方法（五）

5）卡諾圖:卡諾圖為真值表的變形，真值表必須以從小到大的順序排列，而卡諾圖中相鄰的相之間必須保證只有一個(gè)變量發(fā)生了變化。邏輯函數(shù)的變換與化簡(jiǎn)（一）邏輯函數(shù)的真值表、卡諾圖唯一；表達(dá)式與邏輯電路圖不唯一；化簡(jiǎn)可使電路結(jié)構(gòu)簡(jiǎn)化，而變換是將邏輯關(guān)系轉(zhuǎn)換成所需的形式。邏輯函數(shù)的變換與化簡(jiǎn)（二）邏輯函數(shù)的變換，如三人表決器，轉(zhuǎn)換為與非形式：邏輯函數(shù)的化簡(jiǎn)：最簡(jiǎn)與非表達(dá)式：

A）表達(dá)式中所含的項(xiàng)數(shù)最少

B）每項(xiàng)中所含的變量個(gè)數(shù)最少邏輯函數(shù)的變換與化簡(jiǎn)（三）公式法：公式中常用的方法有：

(1)

吸收法：利用公式

A+AB=A、消去多余的項(xiàng)

(2)

消去法：利用公式

消去多余因子

(3)

合并項(xiàng)法：利用公式

將2項(xiàng)合成1項(xiàng)，并消去1個(gè)因子

(4)配項(xiàng)法：利用公式

將一項(xiàng)拆成兩項(xiàng)，再與其它項(xiàng)進(jìn)行化簡(jiǎn)邏輯函數(shù)的變換與化簡(jiǎn)（四）卡諾圖化簡(jiǎn)法

1)

卡諾圖：真值表的變形。（1）n個(gè)變量的卡諾圖含有個(gè)方格（2）每個(gè)變量和反變量占據(jù)卡諾圖的一半（3）位置相鄰的最小項(xiàng)相鄰（只有一個(gè)變量發(fā)生變化）

邏輯函數(shù)的變換與化簡(jiǎn)（五）

2)

卡諾圖的填入： （1）最小項(xiàng)表達(dá)式：構(gòu)成函數(shù)的每個(gè)最小項(xiàng)相應(yīng)的方格中填1； （2）最大項(xiàng)表達(dá)式：構(gòu)成函數(shù)的每個(gè)最大項(xiàng)相應(yīng)的方格中填0； （3）非標(biāo)準(zhǔn)表達(dá)式：①或與表達(dá)式：每個(gè)與項(xiàng)中原變量對(duì)應(yīng)1反變量對(duì)應(yīng)0，在交叉的方格中填1，其它填0②與或表達(dá)式：每個(gè)與項(xiàng)中原變量對(duì)應(yīng)0反變量對(duì)應(yīng)1，在交叉的方格中填0，其它填1邏輯函數(shù)的變換與化簡(jiǎn)（六）

3)

卡諾圖化簡(jiǎn)的依據(jù)

4)

卡諾圖化簡(jiǎn)原則： （1）矩形盡可能地大 （2）矩形數(shù)目盡可能地少

（3）每個(gè)為1項(xiàng)必須包含在某個(gè)矩形中當(dāng)卡諾圖中包含無關(guān)項(xiàng)時(shí)： （1）為使矩形盡可能地大，無關(guān)項(xiàng)當(dāng)作1

（2）為使矩形數(shù)目盡可能地少，無關(guān)項(xiàng)當(dāng)作0邏輯函數(shù)的表達(dá)式（一）

1)

一般表達(dá)式：“與或”、“或與”、“混合”表達(dá)式

2)

標(biāo)準(zhǔn)表達(dá)式：“最小項(xiàng)”、“最大項(xiàng)”表達(dá)式（1）“最小項(xiàng)”表達(dá)式最小項(xiàng)：包含函數(shù)全部變量的與項(xiàng)，其中每個(gè)變量以原變量或反變量的形式出現(xiàn)且只出現(xiàn)一次，n個(gè)變量有個(gè)最小項(xiàng)；①只有一組變量取值可使最小項(xiàng)為1②全部最小項(xiàng)之和為1③任意兩個(gè)最小項(xiàng)之積為0④相鄰最小項(xiàng)可合并為1項(xiàng)最小項(xiàng)表達(dá)式：邏輯函數(shù)的表達(dá)式（二）（2）“最大項(xiàng)”表達(dá)式最大項(xiàng)：包含函數(shù)全部變量的或項(xiàng)，其中每個(gè)變量以原變量或反變量的形式出現(xiàn)且只出現(xiàn)一次，n個(gè)變量有個(gè)最大項(xiàng)；①只有一組變量取值可使最大項(xiàng)為0②全部最大項(xiàng)之積為0③任意兩個(gè)最大項(xiàng)之和為1;

最大項(xiàng)表達(dá)式：邏輯函數(shù)的表達(dá)式（三）（3）“最大項(xiàng)”與“最小項(xiàng)”的關(guān)系

2邏輯門電路

2.1概述

分立單極型：CMOS、PMOS、NMOS 結(jié)構(gòu)：集成雙極型：TTL、DTL、HTL、ECL、I2L

模擬門電路：“與”、“或”、“非”、“與非”、“或非”、“異或”等功能：數(shù)字組合電路：譯碼器、編碼器、選擇器、加法器混合時(shí)序電路：觸發(fā)器、計(jì)數(shù)器、寄存器等其它：CPU、存儲(chǔ)器等通用 普通用途：專用 輸出：OC門、OD門可編程 三態(tài)門2.2分立元件門電路組成：由三極管、二極管、電阻等組成;電路形式

二極管與門

（a）電路

（b）邏輯符號(hào)二極管或門（a）電路（b）邏輯符號(hào)

三極管非門

（a）電路

（b）邏輯符號(hào)2.3TTL集成門電路：

1）標(biāo)準(zhǔn)TTL與非門的電路結(jié)構(gòu)2）標(biāo)準(zhǔn)TTL與非門的工作原理（1）當(dāng)A、B、C中有一個(gè)“0”時(shí)V1、V2截止；V3、V4導(dǎo)通呈低阻；V5截止，輸出“1”（2）當(dāng)A、B、C全為“1”時(shí)V2、V5導(dǎo)通；V3B=0.7+0.3=1.0V，V3微導(dǎo)通V4截止呈高阻；V5輸出“0”

3）標(biāo)準(zhǔn)TTL與非門的電壓轉(zhuǎn)移特性

AB:Ui<0.6V BC:0.6V<Ui<1.3CD:Ui≈1.4V DE:Ui>1.4V

高電平：標(biāo)稱高電平UH=3.6V；最低輸入高電平UIHmin；最低輸出高電平UoHmin；低電平：標(biāo)稱低電平UL=0.3V；最高輸入低電平UILmax；最高輸出低電平UoLmax；

UOHmin前一級(jí)UoHmin>后一級(jí)UIHmin；UNH=UoHmin-UIhmin

UIHmin前一級(jí)UoLmax<后一級(jí)UILmax；UNL=UILmax-UoLmax2.3.2標(biāo)準(zhǔn)TTL與非門電路輸入特性輸入特性：輸入電壓與輸入電流之間的關(guān)系輸入負(fù)載特性：輸入端經(jīng)電阻接地時(shí)，輸入電阻值決定了輸入電壓與輸入電流的大小。

Ri<0.7Ω時(shí)；Ui=0.8V相當(dāng)于輸入“0”電平；

Ri>1.4Ω時(shí)：Ui=1.4V相當(dāng)于輸入“1”電平；

2.3.3標(biāo)準(zhǔn)TTL與非門電路輸出特性輸出低電平時(shí)：受飽和條件限制，IOL≤IOLmax（從器件手冊(cè)查得）輸出高電平時(shí)：受輸出阻抗限制，IOH≤IOHmax（從器件手冊(cè)查得）負(fù)載能力：扇出系數(shù)：

NOH=IOHmax/IIHmax; NOL=IOLmax/IILmax;

取NOH、NOL中較小者。2.3.4TTL集成門電路的改進(jìn)TTL→STTL

1）三極管的基極與集電極之間加鉗位二極管

2）V6、R6、R3取代R3STTL→LSTTL

1)提高內(nèi)部所有電阻的阻值

2)輸入端：肖特基二極管取代多發(fā)射極三極管2.3.5TTL集成門電路的其它形式1)

OC（Opencollector）門：

(1)

使用時(shí)需外接負(fù)載（F與Vcc之間）

(2)普通門電路嚴(yán)禁輸出之間相互短聯(lián)，OC門輸出之間可相互短聯(lián)，且能實(shí)現(xiàn)線與。

(3)

常用作驅(qū)動(dòng)（IOLmax較大）。2）三態(tài)門（TS）：(1)輸出除“0”、“1”

外，還有第三態(tài)—高阻。(2)輸入多一個(gè)控制端，控制端有效時(shí)，門電路工作，輸出“0”或“1”，控制信號(hào)無效時(shí)，輸出“高阻”。(3)三態(tài)門的輸出端之間也可相互短聯(lián)，但必須保證互聯(lián)的三態(tài)門中，只有一個(gè)門的控制有效?；ヂ?lián)后的輸出與工作的那個(gè)三態(tài)門一致

2.4CMOS集成門電路1）CMOS非門電路

CMOS特性曲線：AB:Ui<UT1,V1截止，V2飽和BC:UT1<Ui<1/2VCC,V1微導(dǎo)通，V2飽和CD:Ui≈1/2VCC，V1、V2飽和DE:1/2VCC<Ui<VCC－

UT1,V1飽和，V2微導(dǎo)通

EF:Ui＞VCC

－UT1,V1飽和，V2截止

CMOS特性:互補(bǔ)、低電流、V2呈可變阻抗、速度較高、工作電壓為3～18V2）CMOS與非門電路

3）CMOS或非門電路2.4.2其它類型的門電路1）CMOS傳輸門與模擬開頭電路傳輸門：1)兩個(gè)相反的信號(hào)控制,C=1，時(shí)導(dǎo)通，否則截止。2)輸入輸出可互換3)可傳模擬信號(hào)可傳數(shù)字信號(hào)模擬開關(guān)：傳輸門的兩個(gè)相反的控制端在內(nèi)部由反相器相連，就是一個(gè)模擬開關(guān)。2）CMOS的OD門電路相當(dāng)于TTL中的OC門：（1）線與（2）驅(qū)動(dòng)（3）需外接負(fù)載3）CMOS的三態(tài)門電路(1)輸出除“0”、“1”

外，還有第三態(tài)—高阻。(2)輸入多一個(gè)控制端，控制端有效時(shí)，門電路工作，輸出“0”或“1”，控制信號(hào)無效時(shí)，輸出“高阻”。(3)三態(tài)門的輸出端之間也可相互短聯(lián)，但必須保證互聯(lián)的三態(tài)門中，只有一個(gè)門的控制有效?；ヂ?lián)后的輸出與工作的那個(gè)三態(tài)門一致

2.5門電路使用注意事項(xiàng)

1）工作電源

2）輸入電平

3）輸出負(fù)載

4）工作環(huán)境3組合邏輯電路

3.1概述數(shù)字電路可分為：組合邏輯電路：輸出僅取決于當(dāng)時(shí)的輸入，與電路原來狀態(tài)無關(guān)。時(shí)序邏輯電路：輸出取決于當(dāng)時(shí)的輸入及電路原來的狀態(tài)。由組合邏輯電路和記憶電路組成。3.2組合邏輯電路的分析和設(shè)計(jì)分析：由邏輯電路圖判斷其邏輯功能邏輯圖→邏輯表達(dá)式→真值表→邏輯功能步驟：（1）從輸入開始遂級(jí)寫出每個(gè)門的輸出邏輯表達(dá)式，直到電路的輸出端（2）化簡(jiǎn)（3）列真值表（4）判斷邏輯功能設(shè)計(jì)：由邏輯功能要求設(shè)計(jì)出邏輯電路圖邏輯功能要求→真值表→邏輯表達(dá)式→化簡(jiǎn)變換過的邏輯表達(dá)式→邏輯電路圖步驟：（1）描述→真值表①確定輸入輸出及它們的數(shù)目、名稱②各變量的“0”“1”的定義③列真值表（2）真值表→邏輯表達(dá)式：可從真值表得到最小項(xiàng)表達(dá)式，再化簡(jiǎn)變換；也可從真值表到卡諾圖化簡(jiǎn)，再變換邏輯達(dá)式簡(jiǎn)單，邏輯電路圖也會(huì)相應(yīng)的簡(jiǎn)單，變換的目的是用較少的器件和連線實(shí)現(xiàn)要求的邏輯功能。

如：F0=

;F1=A·B;F2=

如不作變需“與門”、“或門”“非門”三種類型的集成電路，變換后，F(xiàn)0=F1=F2=，只要一片74LS00即可。123&A74LS00456&B74LS008910&C74LS00111213&D74LS00ABF0F1F2分析舉例：

123&A74LS00456&B74LS008910&C74LS00111213&D74LS00ABF1F2123&A74LS00ABA+BA+BAB+AB設(shè)計(jì)舉例3.3譯碼器（decoder）譯碼器：將輸入的編碼轉(zhuǎn)換為相應(yīng)的控制信號(hào)。分變量譯碼器與顯示譯碼器2種。3.3.1變量譯碼器將輸入的編碼轉(zhuǎn)換為相應(yīng)線號(hào)上的有效控制信號(hào)。輸入/輸出一般呈n/2n的關(guān)系；譯碼器是計(jì)算機(jī)系統(tǒng)中基本電路之一，譯碼器的輸出為輸入編碼的最小項(xiàng)。11123&456&8910&123&AABBF0=m0F1=m1F2=m2F3=m31）譯碼器的結(jié)構(gòu)與注意事項(xiàng)：(1)輸出形式原變量：高電平有效輸出形式反變量(圖中帶0，變量帶非)：低電平有效(2)輸出線號(hào)必須與輸入編碼相應(yīng)，輸出確定后輸入編碼的高低位已定(3)使能端形式原變量：使能端高電平時(shí)譯碼器工作；反變量：使能端低電平時(shí)譯碼器工作；利用使能端可擴(kuò)展譯碼器的功能。

2）

譯碼器的應(yīng)用

A）實(shí)現(xiàn)邏輯功能最小項(xiàng)表達(dá)式：輸出高電平有效譯碼器+或門/輸出低電平有效譯碼器+與非門最小項(xiàng)表達(dá)式非：輸出高電平有效譯碼器+或非門/輸出低電平有效譯碼器+與門

B）實(shí)現(xiàn)地址譯碼例：用74138實(shí)現(xiàn)邏輯函數(shù)：

3）譯碼器的擴(kuò)展步驟：(1)定輸出線號(hào)，與譯碼路數(shù)相應(yīng)，譯碼組號(hào)相應(yīng)也確定

(2)定輸入編碼的高低位A0A1EY0Y1Y2Y3A0A1EY0Y1Y2Y31Y0Y1Y2Y3Y4Y5Y6Y7A0A1A24）常用中規(guī)模譯碼器電路

74LS1383.3.2常見的數(shù)碼顯示器件

LED(LightEmittingDiode): LCD(LiquidCrystalDisplay):7段

8段共陰共陽3.3.3顯示譯碼驅(qū)動(dòng)器顯示譯碼器：將輸入的編碼轉(zhuǎn)換為相應(yīng)的控制信號(hào)，控制數(shù)碼管顯示與編碼相應(yīng)的數(shù)字。輸出高電平有效的顯示譯碼器：驅(qū)動(dòng)共陰極數(shù)碼管；輸出低電平有效的顯示譯碼器：驅(qū)動(dòng)共陽極數(shù)碼管；LED顯示譯碼驅(qū)動(dòng)器CD4511：（輸出高電平有效）由管腳圖功能表判斷功能A～D：8421BCD編碼輸入；a～f：7段段碼輸出：試燈端：低電平有效；=0：無論其它輸入狀態(tài)，所有輸出為1；=1：工作：滅燈端：低電平有效；=1、=0所有輸出為0；=1、=1工作；LE：鎖存端：高電平有效；==1時(shí)如LE=1輸出保持不變；如LE=0輸出隨輸入變化

3.4編碼器編碼器的功能與譯碼器相反，它將一組輸入線中出現(xiàn)有效信號(hào)線的線號(hào)在輸出端編碼輸出。編碼器有二進(jìn)制編碼器(輸入2n線/輸出n線)和8421BCD編碼器。

3.4.1普通編碼器特點(diǎn)：(1)編碼輸出只有在僅有一個(gè)有效輸入時(shí)正確(2)沒有輸入與有效輸入為I0時(shí)均輸出編碼000(3)當(dāng)有兩個(gè)輸入同時(shí)有效時(shí)，輸出編碼混亂。12456≥1A12456≥1A12456≥1AI0I1I2I3I4I5I6I7Y0Y1Y23.4.2優(yōu)先編碼器（74××148）

～：信號(hào)輸入，低電平有效～：編碼輸出（反碼0：111、6：001）

:選通輸入端，低電平有效，0:工作；1:不工作

:選通輸出端，

:擴(kuò)展輸出端，3.5多路選擇器與多路分配器在數(shù)字信號(hào)采集系統(tǒng)、程控交換系統(tǒng)、數(shù)字通信系統(tǒng)中常用多路選擇器/多路分配器實(shí)現(xiàn)多路信號(hào)分時(shí)傳送。A0A1A2A3A4B0B1B2B3B43.5.1多路選擇器具有多個(gè)信號(hào)輸入端，一個(gè)信號(hào)輸出端，此外還有一組編碼輸入端；選擇器在工作狀態(tài)時(shí)，將輸入線號(hào)與輸入編碼相應(yīng)的輸入線的信號(hào)送到輸出端。123&A456&B8910&C111213&DA01A12Y03Y14Y25Y36decoderY7A8B9C10D11E12≥15ORD0D1D2D3A0A1YEN數(shù)據(jù)選擇器的擴(kuò)展：將雙四選一選擇器（74××153）擴(kuò)展為八選一選擇器：方法：與譯碼器的擴(kuò)展類似MUXG0_3A014A121D031D141D251D362D0102D1112D2122D3131ST12ST151Y72Y9121A123≥1A0A1A2D0D1D2D3D4D5D6D7Y數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯功能：74××151的邏輯表達(dá)式為：當(dāng)接“0”時(shí)選擇器工作，其表達(dá)式為：

當(dāng)用其實(shí)現(xiàn)邏輯功能時(shí)，將表達(dá)式中出現(xiàn)的最小項(xiàng)對(duì)應(yīng)的輸入端D接“1”，不出現(xiàn)的最小項(xiàng)對(duì)應(yīng)的輸入端D接“0”，當(dāng)然表達(dá)式的高低位要與選擇器的高低端相應(yīng)。如實(shí)現(xiàn)函數(shù):I0A6I1A512A413A3EA1ZA7I0B10I1B11I2B12I2C13EB15ZB9S014S1274LS1531≥1ABCVccY如果使用一組153還能實(shí)現(xiàn)上述函數(shù)嗎？MUXG0_3A014A121D031D141D251D362D0102D1112D2122D3131ST12ST151Y72Y974LS153VccABCF3.5.2多路分配器具有一個(gè)信號(hào)輸入端，多個(gè)信號(hào)輸出端，此外還有一組編碼輸入端；分配器在工作狀態(tài)時(shí)，將輸入線的信號(hào)送到線號(hào)與輸入編碼相應(yīng)的輸出端，實(shí)際使用中分配器與譯碼器是同一器件。0YY1Y23Y4YY5Y67YAAA2102AGG12BG74138D100D1D2D3DD45DD6D7輸出據(jù)數(shù)數(shù)輸入據(jù)地址選擇信號(hào)地址選擇信號(hào)輸出A2

A1

A0000001010011100101110111D=D0D=D1D=D2D=D3D=D4D=D5D=D6D=D73.5.3模擬多路調(diào)制解調(diào)器模擬多路調(diào)制解調(diào)器由譯碼器與模擬開關(guān)組成，模擬多路調(diào)制解調(diào)器可用于模擬信號(hào)和數(shù)字信號(hào)的選擇與分配。3.6組合邏輯電路的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象研究輸入信號(hào)電平發(fā)生變化的瞬間，邏輯電路的輸出出現(xiàn)非穩(wěn)定狀態(tài)的情況。3.6.1組合邏輯電路競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象產(chǎn)生的原因邏輯競(jìng)爭(zhēng)：輸入端的兩個(gè)信號(hào)同時(shí)向相反的邏輯跳變的現(xiàn)象；競(jìng)爭(zhēng)-冒險(xiǎn)：輸入端有競(jìng)爭(zhēng)，且輸出端出現(xiàn)不穩(wěn)定的尖峰脈沖的現(xiàn)象稱為競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象。競(jìng)爭(zhēng)不一定產(chǎn)生競(jìng)爭(zhēng)-冒險(xiǎn)；競(jìng)爭(zhēng)-冒險(xiǎn)是由于①門電路的時(shí)延②競(jìng)爭(zhēng)(輸入端的兩個(gè)信號(hào)同時(shí)向相反的邏輯跳變)產(chǎn)生的。3.6.2組合邏輯電路競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象的判斷

門電路均存在時(shí)延，所以競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象的判斷就是看是否存在競(jìng)爭(zhēng)。

1）

代數(shù)法寫出組合邏輯電路的邏輯表達(dá)式，當(dāng)某些邏輯變量取特定值(0或1)時(shí)，表達(dá)式如能轉(zhuǎn)換為：則存在1冒險(xiǎn)；則存在0冒險(xiǎn)。如：+AB

2）卡諾圖法畫出組合邏輯電路相應(yīng)的卡諾圖，如卡諾圖中包含相切不相交的矩形，存在競(jìng)爭(zhēng)。如：+BDABCD0001101100011011111111113.6.3組合邏輯電路競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象的消除

1)

冗余項(xiàng)法表達(dá)式中增加冗余項(xiàng)，如上兩例中的A和BD2)

選通脈沖避開輸入競(jìng)爭(zhēng)的階段

3)

濾波法競(jìng)爭(zhēng)-冒險(xiǎn)產(chǎn)生的尖峰為高頻信號(hào)，只要在輸出加一個(gè)小電容就可以濾除，但可能成造成輸出波形的畸變。5.觸發(fā)器

5.1概述數(shù)字電路分組合邏輯電路與時(shí)序邏輯電路：組合邏輯：輸出狀態(tài)僅取決于電路當(dāng)時(shí)的輸入；時(shí)序邏輯：輸出狀態(tài)不僅取決于電路當(dāng)時(shí)的輸入，還與電路狀態(tài)有關(guān)；觸發(fā)器電路也稱記憶電路，由觸發(fā)器組成觸發(fā)器的特點(diǎn)：1）有“0”“1”兩個(gè)穩(wěn)態(tài)2）在外部信號(hào)的控制下，可從一個(gè)穩(wěn)態(tài)轉(zhuǎn)入另一個(gè)穩(wěn)態(tài)；3）進(jìn)入一個(gè)穩(wěn)態(tài)之后，控制信號(hào)解除后，狀態(tài)能保持不變5.2基本RS鎖存器R

SQnQn+1功能說明000001××不穩(wěn)定狀態(tài)

01010100置0（復(fù)位）

10100111置1（置位）11110101保持原狀態(tài)

5.3鐘控鎖存器1）鐘控RS鎖存器R

SQnQn+1功能說明00000101保持原狀態(tài)01010111輸出狀態(tài)與S狀態(tài)相同

10100100輸出狀態(tài)與S狀態(tài)相同111101××輸出狀態(tài)不穩(wěn)定

2）鐘控D鎖存器從右圖可見在鐘控RS鎖存器的基礎(chǔ)上加上一個(gè)反相器，使，；即成了鐘控D鎖存器，它的功能表沒有保持和不穩(wěn)定狀態(tài)。

空翻現(xiàn)象基本RS鎖存器和鐘控RS鎖存器的實(shí)質(zhì)差異是什么？什么是？什么是？

5.4主從觸發(fā)器

5.4.1主從D觸發(fā)器克服了鐘控D鎖存器的多次翻轉(zhuǎn)現(xiàn)象

5.4.1主從JK觸發(fā)器J

KQnQn+1功能說明00000101保持原狀態(tài)0