專用集成電路設(shè)計方法-課件

專用集成電路設(shè)計方法1PPT課件課程安排專用集成電路

概述1周ASIC的設(shè)計流程和設(shè)計方法(重點)設(shè)計描述,設(shè)計流程1周設(shè)計策略,綜合方法1周設(shè)計驗證,ASIC設(shè)計中的考慮因素1周深亞微米設(shè)計方法和設(shè)計技術(shù)以及EDA技術(shù)的發(fā)展1周2PPT課件課程安排專用集成電路的測試方法Design-for-TestBasics2周可編程ASIC可編程ASIC器件的結(jié)構(gòu),資源,分類和開發(fā)系統(tǒng)1周Xilinx,Altera可編程器件

2周3PPT課件第一章專用集成電路概述1.1通用集成電路和專用集成電路通用集成電路:市場上能買到的具有通用功能的集成電路74系列,4000系列,Memory,CPU等專用集成電路ASIC(ApplicationSpecificIntegratedCircuits)SUNSPARCWorkstation中的9塊電路,某些加密電路等4PPT課件第一章專用集成電路概述專用標(biāo)準(zhǔn)電路ASSP(Application-SpecificStandardProducts)Modem芯片,DVDdecoder,VCDdecoder,audioDAC,MotorServoDSP等5PPT課件第一章專用集成電路概述1.2集成電路發(fā)展簡史6PPT課件第一章專用集成電路概述1.4集成電路設(shè)計和制造過程設(shè)計過程制定規(guī)范(SPEC)系統(tǒng)設(shè)計(SystemDesign)電路設(shè)計(CircuitDesign)版圖設(shè)計(LayoutDesign)制造過程制版掩膜版制造(MASK)流片(Fab)光刻,生長,擴(kuò)散,摻雜,金屬化,蒸鋁等產(chǎn)生Pn結(jié),NPN結(jié)構(gòu),MOS電阻,電容等

7PPT課件第一章專用集成電路概述制造過程測試(Testing)以Spec和TestVector為標(biāo)準(zhǔn)檢測制造出的芯片是否滿足設(shè)計要求封裝(Pakaging)劃片(Cutting)鍵合(WireBonding)包封(Pakaging)形式：DIP,QFP,PLCC,PGA,BGA,FCPGA等8PPT課件第一章專用集成電路概述集成電路功能測試示意圖9PPT課件集成電路設(shè)計過程10PPT課件第一章專用集成電路概述1.5ASIC技術(shù)現(xiàn)狀和發(fā)展趨勢摩爾規(guī)律:每十八個月,集成度增加一倍,速度上升一倍,器件密度上升一倍11PPT課件第一章專用集成電路概述專用集成電路預(yù)測與發(fā)展SOC(Systemonachip)工藝(Process)由0.35um,0.25um,0.18um進(jìn)入0.13um,0.10um即高速,低壓,低功耗EDA設(shè)計工具與設(shè)計方法必須變革以適應(yīng)深亞微米工藝的發(fā)展(如SinglePass,PhysicalSynthesis等)可編程器件向更高密度,更大規(guī)模和更廣泛的領(lǐng)域發(fā)展(如MixedSignal)MCMAnalog電路--高速,高精度,低功耗,低電壓ASIC產(chǎn)品的發(fā)展動向內(nèi)嵌式系統(tǒng)(EmbededSystem)(自動控制,儀器儀表)計算機(jī),通訊結(jié)合的系統(tǒng)芯片(CableModem,1G)多媒體芯片(MpegDecoderEncoder,STB,IA)人工智能芯片光集成電路12PPT課件第二章ASIC設(shè)計流程和方法2.1概述設(shè)計過程分電路設(shè)計---前端設(shè)計版圖設(shè)計---后端設(shè)計設(shè)計流程(方法)分自底向上(BottomUp)自頂向下(TopDown)數(shù)字集成電路設(shè)計行為方面結(jié)構(gòu)方面物理方面13PPT課件第二章ASIC設(shè)計流程和方法2.1概述設(shè)計策略設(shè)計描述自動化設(shè)計的綜合方法設(shè)計驗證方法深亞微米設(shè)計方法和EAD工具的發(fā)展14PPT課件第二章ASIC設(shè)計流程和方法2.2設(shè)計描述描述方面行為描述結(jié)構(gòu)描述物理描述設(shè)計抽象的層次系統(tǒng)算法級寄存器傳輸級(RTL級)邏輯級和電路級最低層的晶體管級電路15PPT課件第二章ASIC設(shè)計流程和方法2.2.1.硬件描述語言HDL(HardwareDescriptionLanguage)VHDL

VHDL描述能力強(qiáng)，覆蓋面廣，可用于多種層次的電路描述，VHDL的硬件描述與工藝技術(shù)無關(guān)，·不會因工藝變化而使描述無效。VHDL支持設(shè)計再利用(Reuse)方法，支持超大規(guī)模集成電路設(shè)計的分解和組合?？勺x性好，易于理解,國際標(biāo)準(zhǔn),具備通用性。16PPT課件第二章ASIC設(shè)計流程和方法VHDL設(shè)計描述由五種基本設(shè)計單元組成設(shè)計實體說明(Entitydeclaration)結(jié)構(gòu)體(Architecturebody)配置說明(Configurationdeclaration)集合元說明(Packagedec1aration)集合元(Packagebody)17PPT課件第二章ASIC設(shè)計流程和方法ENTITYmuxISGENERIC(m:TIME:=2ns);PORT(in1,in2,sel:INBIT; out1:OUTBIT);ENDmux;--設(shè)計實體說明18PPT課件第二章ASIC設(shè)計流程和方法AECHITECTUREtwown1OFmuxISBEGIN IFsel=‘1’THENout1<=1; ELSEout1<=in2AFTERm;ENDtwown1;--行為描述19PPT課件第二章ASIC設(shè)計流程和方法AECHITECTUREtwown2OFmuxISBEGIN NOT:Sb=U0(sel); AND2:S1=U1(sel,in1); AND2:S2=U2(Sb,in2); OR:out1=U3(s1,s2);ENDtwown2;--結(jié)構(gòu)描述120PPT課件第二章ASIC設(shè)計流程和方法AECHITECTUREtwown3OFmuxISBEGIN NOT:Sb=U0(sel); NAND2:S1=U1(sel,in1); NAND2:S2=U2(Sb,in2); NAND:out1=U3(s1,s2);ENDtwown3;--結(jié)構(gòu)描述221PPT課件VHDL設(shè)計環(huán)境22PPT課件第二章ASIC設(shè)計流程和方法VerilogHDL能用于行為描述和結(jié)構(gòu)描述，電路描述同時可以包含不同層次，且能和混合模式的模型一起進(jìn)行模擬Verilog使用四值邏輯，即0，l，X和Z，·其中“X”為不定態(tài)，Z為懸空態(tài)使用的基本數(shù)據(jù)類型是"與"和"寄存器"。23PPT課件第二章ASIC設(shè)計流程和方法2.2.2行為描述(算法描述)舉例一位全加器24PPT課件第二章ASIC設(shè)計流程和方法Verilog-HDL描述進(jìn)位算法描述modulecarry(co,a,b,c); outputco; inputa,b,c;wire#10co=(a&b)|(a&c)|(b&c)endmodule25PPT課件第二章ASIC設(shè)計流程和方法2.23結(jié)構(gòu)描述RTL(registerTransferLevel)級門級(GateLevel)開關(guān)級(SwitchLevel)電路級(CircuitLevel)4位加法器的結(jié)構(gòu)描述26PPT課件第二章ASIC設(shè)計流程和方法 4位加法器的結(jié)構(gòu)描述moduleadd4(s,c4,ci,a,b); input[3:0]a,b; inputci; output[3:0]s;

outputc4; wire[2:0]co; adda0(co[0],s[0],a[0],b[0],ci); adda1(co[1],s[1],a[1],b[1],c[0]); adda1(co[2],s[2],a[2],b[2],c[2]); adda1(co4,s[3],a[3],b[3],co[2]);endmodule27PPT課件

moduleadd(co,s,a,b,c); inputa,b,c; outputs,co;

sums1(s,a,b,c); carryc1(co,a,b,c);endmodulemodulecarry(co,a,b,c); inputa,b,c; outputco; wirex,y,z; andg1(x,a,b); andg2(y,a,c); andg3(z,b,c) or3g4(co,x,y,z)endmodule28PPT課件第二章ASIC設(shè)計流程和方法

開關(guān)級描述(1)modulecarry(co,a,b,c);inputa,b,c;outputco;wireil,i2,i3,i4,i5,i6;nmosnl(i3,i4,a);nmosn2(i4,vss,b);nmosn3(i3,i5,b);nmosn4(i5,vss,c);nmosn5(i3,i6,a);nmosn6(i6,vss,c);nmosn7(co,vss,i3);pmospi(il,vdd,a);

pmosp2(i2,il,b);pmosp3(i3,i2,c);pmosp4(il,vdd,b);pmosp5(i2,il,c);pmosp6(i3,i2,a);pmosp7(co,vdd,i3);endmodule29PPT課件30PPT課件第二章ASIC設(shè)計流程和方法

開關(guān)級描述(2)modulecarry(co,a,b,c);inputa,b,c;outputco;wireil,i2,i3,i4,en;nmosnl(il,vss,a);nmosn2(il,vss,b);nmosn3(en,il,c);nmosn4(i2,vss,b);nmosns(en,i2,a);pmospl(i3,vdd,b);.pmosp2(en,i3,a);pmosp3(cn,i4,c);pmosp4(i4,vdd,b);pmosp5(i4,vdd,a);pmosp6(co,vdd,en);pmosn6(co,vss,en);endmodule31PPT課件32PPT課件第二章ASIC設(shè)計流程和方法2.2.4物理描述moduleadd4;inputa[3:0],b[3:0];inputci;outputs[3:0],outpuc4;boundary[0,0,100,400];portporta[0]aluminumwidth=lorigin=[0,25];portb[0]aluminumwidth=lorigin=[0,75];portcipolysiliconwidth=lorigin=[50,0];porta[0]aluminumwidth=laddsoorigin=[0,0]adda1origin=[0,100]endmodule33PPT課件第二章ASIC設(shè)計流程和方法2.3設(shè)計流程2.3.1bottom-Up自底向上(Bottom-Up)設(shè)計是集成電路和PCB板的傳統(tǒng)設(shè)計方法,該方法盛行于七、八十年設(shè)計從邏輯級開始，采用邏輯單元和少數(shù)行為級模塊構(gòu)成層次式模型進(jìn)行層次設(shè)計，從門級開始逐級向上組成RTL級模塊，再由若于RTL模塊構(gòu)成電路系統(tǒng)對于集成度在一萬門以內(nèi)的ASIC設(shè)計是行之有效的,無法完成十萬門以上的設(shè)計設(shè)計效率低、周期長，一次設(shè)計成功率低34PPT課件35PPT課件第二章ASIC設(shè)計流程和方法2.3設(shè)計流程2.3.2Top-Down設(shè)計Top-Down流程在EDA工具支持下逐步成為IC主要的設(shè)計方法從確定電路系統(tǒng)的性能指標(biāo)開始，自系統(tǒng)級、寄存器傳輸級、邏輯級直到物理級逐級細(xì)化并逐級驗證其功能和性能36PPT課件第二章ASIC設(shè)計流程和方法關(guān)鍵技術(shù)首先是需要開發(fā)系統(tǒng)級模型及建立模型庫，這些行為模型與實現(xiàn)工藝無關(guān)，僅用于系統(tǒng)級和RTL級模擬。系統(tǒng)級功能驗證技術(shù)。驗證系統(tǒng)功能時不必考慮電路的實現(xiàn)結(jié)構(gòu)和實現(xiàn)方法，這是對付設(shè)計復(fù)雜性日益增加的重要技術(shù)，目前系統(tǒng)級DSP模擬商品化軟件有Comdisco，Cossap等，它們的通訊庫、濾波器庫等都是系統(tǒng)級模型庫成功的例子。邏輯綜合--是行為設(shè)計自動轉(zhuǎn)換到邏輯結(jié)構(gòu)設(shè)計的重要步驟37PPT課件第二章ASIC設(shè)計流程和方法Top-Down設(shè)計與Bottom-Up設(shè)計相比，具有以下優(yōu)點:設(shè)計從行為到結(jié)構(gòu)再到物理級，每一步部進(jìn)都進(jìn)行驗證,提高了一次設(shè)計的成功率。提高了設(shè)計效率，縮短了ASIC的開發(fā)周期，降低了產(chǎn)品的開發(fā)成本設(shè)計成功的電路或其中的模塊可以放入以后的設(shè)計中提高了設(shè)計的再使用率(Reuse)。38PPT課件第二章ASIC設(shè)計流程和方法2.4設(shè)計策略2.4.1概述設(shè)計參數(shù)電路性能，包括功能、速度，功耗和應(yīng)用特性芯片尺寸電路的可測性及測試碼生成的難易性;設(shè)計周期成功率(TimetoMarket)經(jīng)濟(jì)性(Profit)設(shè)計效率(Efficiency)39PPT課件第二章ASIC設(shè)計流程和方法2.4.2

結(jié)構(gòu)設(shè)計層次設(shè)計從高層到低層從抽象到具體利于多人同時設(shè)計使設(shè)計思想清晰,設(shè)計工作簡化規(guī)則設(shè)計使一個電路系統(tǒng)變成大量不同的子模塊盡可能地將電路劃分成一組相同或相似的模塊,盡可能采用規(guī)劃性結(jié)構(gòu)的設(shè)計，達(dá)到簡化設(shè)計的目的。適用于設(shè)計的各個階段和層次40PPT課件規(guī)則性在電路級的體現(xiàn);用倒相器和三態(tài)緩沖器構(gòu)成的單元電路41PPT課件第二章ASIC設(shè)計流程和方法2.4.3

設(shè)計協(xié)調(diào)模塊信號的標(biāo)準(zhǔn)化信號輸入的驅(qū)動輸入信號的寄存輸出信號的寄存模塊間的連接關(guān)系串接結(jié)構(gòu)迭代結(jié)構(gòu)條件選擇42PPT課件第二章ASIC設(shè)計流程和方法2.4.4模塊定時采用公共時鐘(同步時序)結(jié)構(gòu)清晰較易驗證可測性好關(guān)鍵路徑43PPT課件44PPT課件第二章ASIC設(shè)計流程和方法2.5綜合方法2.5.1概述對芯片高性能,高密度,高可靠性,設(shè)計周期的要求包含三個層次行為綜合邏輯綜合版圖綜合45PPT課件46PPT課件47PPT課件48PPT課件第二章ASIC設(shè)計流程和方法2.5.3邏輯綜合和邏輯優(yōu)化綜合過程是將VHDL描述轉(zhuǎn)換成非優(yōu)化約布爾等式的描述，也就是門級描述，讀轉(zhuǎn)換過程是綜合軟件自動完成的，其過程不受用戶控制。RTL級描述---一般使用HDL硬件描述語言，從描述語句和結(jié)構(gòu)特征來分析可歸納為以下幾種情況:使用ifthen-else和case語句來控制流程;反復(fù)迭代層次字寬、位向量和位場串行和并行操作算術(shù)、邏輯運(yùn)算和比較操作寄存器的規(guī)定和分配。49PPT課件ENTITYcounterISPORT(clk:INSTD_LOGIC;rs:INSTDJLOGIC;count_out:OUTSTD_LOGIC_VECTOR(0TO2)ENDcounter;ARCHITECTUREbehavOFcounterISsignalnext_count:STD_LOGIC_VECTOR(2DOWNTO0)BEGINIFrs='0'THENcount_out<="000";ELSEIFrs='1'ANDprisig(clk)THENCASEcount_out(0TO2)ISWHEN"000"=>next_count<="001";WHEN"001"=>next_count<="O11";WHEN"011"=>next_count<="111";WHEN"111"=>next_count<="110";WHEN"110"=>next_count<="100";WHEN"100"=>next_count<="000";ENDCASE;

count_out<=next_countAFTER10ns;ENDIF;ENDPROCESS;ENDbehav;六位約翰遜計數(shù)器VHDL描述50PPT課件第二章ASIC設(shè)計流程和方法約束條件(Constrain)---芯片面積(Area),延時(Delay),功耗(PowerConsumption)和可測性(Testbility)等屬性描述---規(guī)定電路的負(fù)載數(shù)或驅(qū)動能力(Load),輸入信號定時(Timing),實際上也是Constrain.綜合庫(SynthesisLibrary)--包含可綜合單元的全部信息--邏輯功能(Function),定時關(guān)系(Timing),輸入的負(fù)載數(shù)(Capacitance),輸出扇出數(shù)(Load),單元的面積(Area)51PPT課件LIBRARY(ABC){CELL(and2){area:5pin(al,a2){direction:input;capacitance:1;pin(ol){direction:"al*a2";timing(){intrinsic_rise:0.37;

intrinsic_fall:0.56;rise_resistance:0.1234;fall_resistance:0.4567;ralated_pin:"al,a2";}}}}兩輸入端與非門的綜合庫描述52PPT課件第二章ASIC設(shè)計流程和方法邏輯優(yōu)化---在給定綜合庫的情況下，對于邏輯描述所形成的門電路網(wǎng)絡(luò)進(jìn)行優(yōu)化，優(yōu)化的目標(biāo)是根據(jù)電路速度和面積等約束條件進(jìn)行協(xié)調(diào)，簡化和改善電路的邏輯設(shè)計優(yōu)化過程分兩個階段進(jìn)行，它們是:與工藝無關(guān)的邏輯優(yōu)化階段:運(yùn)用代數(shù)和布爾代數(shù)技術(shù)對電路進(jìn)行優(yōu)化(運(yùn)用兩極極小化過程)結(jié)合綜合庫，與目標(biāo)工藝對照階段:根據(jù)制造工藝的要求，將已筒化的邏輯描述轉(zhuǎn)換成綜合庫耍求的表達(dá)形式，也就是用相應(yīng)的單元符號，包括標(biāo)準(zhǔn)單元或FPGA元件符號以及其它物理實現(xiàn)的邏輯符號替代已簡化的描述53PPT課件第二章ASIC設(shè)計流程和方法門級映射(Mapping)及門級網(wǎng)表---利用綜合庫單元的邏輯功能及定時信息，進(jìn)行門級映射并產(chǎn)生門級網(wǎng)表。該網(wǎng)表是邏輯綜合和優(yōu)化的結(jié)果，是電路面積和速廢目標(biāo)的體現(xiàn).門級映射過程是根據(jù)優(yōu)化的布爾描述,綜本庫以及用戶的約束條件，得到一個以綜合庫單元為基礎(chǔ)的優(yōu)化網(wǎng)表，該綜合庫單元是與物理實現(xiàn)的工藝參數(shù)緊密結(jié)合的54PPT課件第二章ASIC設(shè)計流程和方法EDA市場上著名的邏輯綜合軟件有Synopsys軟件和Ambit軟件，作為邏輯綜合軟件應(yīng)諒具有以下功能:支持RTL級VHDL或VerilogHDL,這是最低限度的要求能支持多種目標(biāo)工藝，例如多種CMOS工藝、FPGA或其它實現(xiàn)工藝具有自動掃描插入能力滿足ATPG(測試碼自動生成)集成的要求支持對超大規(guī)模ASlC進(jìn)行自動布局布線的集成要求除了邏輯綜合以外還有測試綜合軟件，這是運(yùn)用編譯的方法，使邏輯門設(shè)計產(chǎn)生自動測試鏈，以提高電路測試覆蓋率的方法，上述第3條功能就是為了測試綜合而設(shè)置的。55PPT課件第二章ASIC設(shè)計流程和方法2.5.4版圖綜合--從電路的邏輯結(jié)構(gòu)到集成電路版圖的轉(zhuǎn)換是物理綜合的過程，也稱為版圖綜合，實際上就是自動布局布線的過程。按照設(shè)計流程，邏輯設(shè)計驗證完畢接著就可以進(jìn)行自動的版圖設(shè)計。布局算法--布局是放置版圖模塊的工作，考慮到以后的布線通常是把連接緊密的模塊依次放置，目的是使整個版圖的面積和電路的工作周期最小，這就是所謂基于Timing的布局。56PPT課件第二章ASIC設(shè)計流程和方法布局算法--布局是放置版圖模塊的工作，考慮到以后的布線通常是把連接緊密的模塊依次放置，目的是使整個版圖的面積和電路的工作周期最小，這就是所謂基于Timing的布局。MinCut算法和“熱退火”算法。布線算法--布線是根據(jù)連接網(wǎng)表對布局后的模塊進(jìn)行連線，布線器的類型分成通道布線、開關(guān)箱布線和迷宮(Mage)布線等幾種。57PPT課件第二章ASIC設(shè)計流程和方法2.5.5硅編譯器---可以將高級的行為描述轉(zhuǎn)換成低一級的結(jié)構(gòu)性的功能快，也可變?yōu)楣┠M和生成版圖用的數(shù)據(jù)格式，一旦確定了電路體系結(jié)構(gòu)，硅編譯器就可以提供制造這個電路所需的版圖。適用于版圖結(jié)構(gòu)規(guī)則的RAM、ROM、PLA和通用的數(shù)據(jù)流等58PPT課件第二章ASIC設(shè)計流程和方法2.6設(shè)計驗證(DesignVerification)2.6.1概述功能驗證(Function)時序驗證(Timing)參數(shù)驗證(Parameter)2.6.2模擬(仿真)Simulation模擬軟件是用來驗證和預(yù)測電路的特性。模擬軟件有許多種，主要的特性是適用范圍、模擬的精度和速度。59PPT課件第二章ASIC設(shè)計流程和方法電路級模擬(CircuitSimulation)---電路級分析也就是晶體管級分析，可以看作是最詳盡和最精確的模仿真技術(shù)電路分析軟件典型的代表是SPICE和ASTAP,目前作為軟件商品的實用版本是AVANTI公司的HSPICE程序。分析電路的直流(DC)、交流(AC)和瞬態(tài)特性(Transient)，例如:靜態(tài)工作點分析、直流傳輸特性分析、交流小信號分析、瞬態(tài)分析以及失真、噪聲和直流靈敏度分析,其特點為:60PPT課件第二章ASIC設(shè)計流程和方法根據(jù)電路拓?fù)浣Y(jié)構(gòu)，以節(jié)點電壓法為基礎(chǔ)，構(gòu)成描述電路特性的代數(shù)一微分方程組采用數(shù)值積分方式，將描述電路特性的代數(shù)一微分方程轉(zhuǎn)化為非線性代數(shù)方程以牛頓一萊夫森方法為基礎(chǔ)，將非線性代數(shù)方程轉(zhuǎn)化為線性代數(shù)方程采用稀疏矩陣技術(shù)和高斯消元法、LV分解法等方法求解線性代數(shù)方程。仿真時間通常與Nm成比例，這里N是電路申器件的個數(shù)，m數(shù)值在1-2之間Model的精度直接影響仿真結(jié)果(目前較多使用的MOSFET型Model---Level28,Level48,BSIM3等)61PPT課件62PPT課件第二章ASIC設(shè)計流程和方法八十年代后期以松馳法為基礎(chǔ)的第三代電路分析程序，是采用迭代法求解電路方程，其最大的優(yōu)點是能夠有效地利用電路中的休眠特性，大大提高了分析的速度和規(guī)模。商業(yè)化軟件代表Star-sim邏輯模擬--邏輯模擬通常是指門級(GateLevel)模擬，目的是要驗證ASIC門級邏輯設(shè)計的正確性功能模擬--驗證ASIC邏輯功能的正確性(單位延時或0延時時序模擬--同時考慮器件延遲和連線延遲的功能模擬故障模擬--故障模擬是為了檢驗測試向量的有效性，為以后的芯片測試作準(zhǔn)備63PPT課件第二章ASIC設(shè)計流程和方法邏輯模擬系統(tǒng)64PPT課件第二章ASIC設(shè)計流程和方法邏輯模擬算法--邏輯模擬算法是根據(jù)輸入激勵向量和邏輯模型求解電路響應(yīng)的方法,算法還應(yīng)包括在計算前對電路各元件進(jìn)行排序以及對各元件輸出值計算的方法。模擬算算法應(yīng)遵循的原則---盡量減少計算的次數(shù)，同時又保證一定的計算精度，和出發(fā)點。時間驅(qū)動-首先設(shè)定了時間步長，每隔一個時間步長就對電路中的每個元件的輸出值計算一遍。事件驅(qū)動--算法能夠跟蹤電路的信號活動，僅對輸入信號有變化的元件求值，也就是將模擬時間分割成離散的時間間隔，在給定的時間里僅對可能引起電路狀態(tài)變化的那些元件進(jìn)行模擬，因此它以做到精確定時，且具有較高的性能和效率。65PPT課件66PPT課件第二章ASIC設(shè)計流程和方法模擬結(jié)果分析2進(jìn)制,8進(jìn)制或16進(jìn)制的數(shù)據(jù)文件criolsnuktt000L100H100H波形圖商業(yè)化軟件:CadenceVerilog-XLAldec67PPT課件68PPT課件69PPT課件第二章ASIC設(shè)計流程和方法70PPT課件第二章ASIC設(shè)計流程和方法RTL級模擬RTL級功能模擬是對于RTL級描述進(jìn)行的，電路采用行為描述，激勵文件也比較簡潔，而且這些與實現(xiàn)的邏輯結(jié)構(gòu)無關(guān)，因此模擬速度快，效率高。硬件模擬(Quickturn,Aptix)采用軟件模擬的優(yōu)點是靈活，方便，且費用少，但不足之處是速度慢、驗證不充分(受激勵文件限制)，書寫激勵文件頗費功夫。采用硬件模擬的特點如下:處理速度比軟件方式?？斓枚嗫蓪崿F(xiàn)的“硬件模型”放入實際電路系統(tǒng)中去進(jìn)行實時驗證，驗證應(yīng)充分得多在"硬件模型"實現(xiàn)和模擬控制方面采用軟、硬件結(jié)合的方式;可以省卻編寫激勵文件的工作。71PPT課件72PPT課件第二章ASIC設(shè)計流程和方法2.6.3時序驗證(TimingVerification)--時序驗證過程是為了檢驗電路的時序狀況，確定和分析影響數(shù)字系統(tǒng)時序的關(guān)鍵路徑(CriticalPath),找到影響電路速度的因素，進(jìn)一步改進(jìn)。動態(tài)時序模擬--動態(tài)時序模擬是在邏輯模擬同樣的環(huán)境下進(jìn)行的，它與功能模擬的不同之處在于器件模型、模擬算法等方面，動態(tài)時序模擬采用精確時延的單元模型靜態(tài)時序分析--靜態(tài)時序分析簡稱為時序分析，它是一種比較新的時序驗證技術(shù)。時序分析的基本思想是首先分析、找出影響電路時序的最壞情況(WorstCase)，然后驗證此時電路的性能依然能符合定時要求，這樣可以確保在其它任何情況下電路都能正常、可靠地工作。73PPT課件第二章ASIC設(shè)計流程和方法靜態(tài)時序分析約束條件maxpropagationdelay(speed)setuptimeholdtimeminclockwidth典型的時序電路74PPT課件第二章ASIC設(shè)計流程和方法動態(tài)與靜態(tài)時序分析比較動態(tài):速度慢，對于大規(guī)模電路很難提供完備的激勵，這樣會導(dǎo)致驗證的不充分，因而不易發(fā)現(xiàn)所有的時序錯誤靜態(tài):不需要任何激勵信號，因此速度快、驗證充分，它能夠找出電路中所有路徑的時序錯誤。但是也正因為沒有激勵，使靜態(tài)分析器無從理解電路的功能，以至于會找出實際不存在的“偽路徑”75PPT課件第二章ASIC設(shè)計流程和方法2.6.4LVS驗證(LayoutversusSchematic)2.6.5版圖參數(shù)提取(ParameterExtraction,反標(biāo)注(BackAnnotation)和后仿真(PostLayoutSimulation)2.6.6設(shè)計規(guī)則檢查(DesignRuleCheck)和電學(xué)規(guī)則檢查(ElectricalRuleCheck)商業(yè)化軟件Cadence

DraculaMentorGraphicsCalibraAvantiHercules76PPT課件第二章ASIC設(shè)計流程和方法2.7ASIC的經(jīng)濟(jì)性ASIC市場價=產(chǎn)品成本/(1-利潤比例%)ASIC成本一次性費用(NonrecurringCosts)(NRE)$10,000-1,000,000--設(shè)計人員和資源的費用+樣品(Prototype)生產(chǎn)中的Mask,testing,packaging的費用可變成本--ASIC生產(chǎn)制造的費用C=(W+P)/(N*Yw*Ypa*Yft)(W+P)--流片費N--芯片數(shù)/每個WaferYw--工藝流片成品率Ypa--封裝成品率Yft--測試成品率固定成本---設(shè)計環(huán)境和測試環(huán)境的建立,人員培訓(xùn)等基礎(chǔ)建設(shè)支出77PPT課件第二章ASIC設(shè)計流程和方法2.7ASIC的經(jīng)濟(jì)性不同ASIC類型的成本比較FPGA>MGA>CBIC>FCCFPGA用于量少,上市要求快的產(chǎn)品(NRE和固定成本低,可變成本高(5倍于CBIC)CBIC,FCC用于產(chǎn)量巨大的產(chǎn)品(NRE和固定成本高,但可變成本低,在巨大產(chǎn)量的分?jǐn)偤?NRE和固定成本變得不重要)78PPT課件第二章ASIC設(shè)計流程和方法2.7設(shè)計指標(biāo)--設(shè)計指標(biāo)書的內(nèi)容如下:ASIC芯片總體說明，包括以下細(xì)節(jié):芯片及標(biāo)識符;芯片功能及用途的簡要說明;特性說明;ASIC的封裝及管腳說明:芯片的封裝說明及封裝圖;管腳名及管腳類型;管腳功能的簡要說明;管腳信號特性的說明。79PPT課件第二章ASIC設(shè)計流程和方法ASIC的使用說明:直流規(guī)格:包括電源電壓、管腳電平和管腳接口特性。其中管腳電平,應(yīng)指明讀管腳采用的是TTL或CMOS或ECL類型的電平，同時應(yīng)指明電壓最小、最大值范圍。交流規(guī)格:通常是指ASIC電路的工作頻率，包括時鐘頻率以及輸入信號的建立時間和保持時間，輸出延遲時間，還包括其它關(guān)鍵信號的定時，例如最小脈沖寬度等。80PPT課件第二章ASIC設(shè)計流程和方法2.9ASIC設(shè)計的綜合因素考慮:ASIC設(shè)計要求軟硬件的折衷ASIC的實現(xiàn)方式采用的制造工藝及工藝生產(chǎn)線(Foundry)測試封裝開發(fā)費用和生產(chǎn)成本市場81PPT課件第二章ASIC設(shè)計流程和方法2.10深亞微米設(shè)計方法和設(shè)計技術(shù)2.10.1深亞微米工藝給集成電路設(shè)計帶來的新問題元件模型變化電路元件延遲減小，互連線延遲增大(50~70%,0.35um)串?dāng)_和噪聲時鐘線和電源線的影響功耗和散熱問題鋁線的電遷移造成連線斷裂熱載流子對ASIC可靠性的影響邏輯與物理的反復(fù)設(shè)計問題(0.8um--1次,0.5um--5次,0.35um-->10次)82PPT課件第二章ASIC設(shè)計流程和方法2.10深亞微米設(shè)計方法和設(shè)計技術(shù)2.10.2深亞微米設(shè)計方法和設(shè)計技術(shù)的改進(jìn)高層次設(shè)計規(guī)劃(Floorplanning)在行為級驗證成功，進(jìn)入寄存器傳輸級設(shè)計中生成RTL模塊的物理抽象，進(jìn)行預(yù)布局，結(jié)合物理特征，得到布局、時序及面積以及互連線信息，由此產(chǎn)生的綜合優(yōu)化的約束條件，便綜合生成的門級時序得到較好的控制;經(jīng)門級功能及時序驗證，并生成門級物理抽象，設(shè)計規(guī)劃進(jìn)行更精確的布局探索和各模塊驅(qū)動、延遲的分析計算，并精確地得到關(guān)鍵路徑"的延時和電路時序;在物理級，將門級設(shè)計得到的驅(qū)動、延遲信息作一規(guī)劃分析并作為時序驅(qū)動布局布線的約束條件。83PPT課件第二章ASIC設(shè)計流程和方法綜合優(yōu)化技術(shù)---進(jìn)人深亞微米設(shè)計階段，由于互連線延遲超過單元延遲，綜合技術(shù)必須考慮由此引起的時序問題，改進(jìn)電路時序特性有以下幾點措施:使用預(yù)布局得到的互連線模型替代原來的連線負(fù)載模型，原來模型是對指定工藝庫單元的扇出和RC樹的統(tǒng)計模型，它沒有考慮深亞微米連線的種種影響，而互連模型是使用設(shè)計規(guī)則工具得到的互連特性模型。它能比較精確地反映互連延遲、分布特性及RC特性使用設(shè)計規(guī)劃工具得到的時序約束和互連線模型去驅(qū)動綜合優(yōu)化過程，由此得到滿足時序要求的綜合結(jié)果。在物理級，將門級設(shè)計得到的驅(qū)動、延遲信息作一規(guī)劃分析并作為時序驅(qū)動布局布線的約束條件84PPT課件第二章ASIC設(shè)計流程和方法將綜合技術(shù)與版圖設(shè)計算法結(jié)合起來，產(chǎn)生基于布局的物理綜合工具，它將時序約束、邏輯網(wǎng)表和布局拓?fù)潢P(guān)系一起進(jìn)行分析、調(diào)整。例如，根據(jù)電路驅(qū)動與負(fù)載情況，調(diào)整緩沖器和驅(qū)動單元的大小私布局;根據(jù)時序要求，減少可能存在的長連線及并行走線，減少時鐘線的影響，生成較優(yōu)的時鐘樹布局?？傊共季植季€能滿足電路的時序要求。采用行為級綜合技術(shù)，這種高層次綜合的任務(wù)是實現(xiàn)從系統(tǒng)級算法描述到底層結(jié)果級表示的轉(zhuǎn)換，其核心技術(shù)是調(diào)度和分配。調(diào)度(scheduling)是將操作賊給所指定的控制步，在滿足約束條件下使得給定的目標(biāo)函數(shù)(例如控制步數(shù)、硬件資源、延遲和功耗)最小。分配是將操作和數(shù)據(jù)賦給相應(yīng)的功能單元和寄存器，其目標(biāo)是便所占用的硬件資源最少。85PPT課件第二章ASIC設(shè)計流程和方法模擬技術(shù)--模擬是設(shè)計的基礎(chǔ)，從行為級、RTL級到門級，從邏輯功能摸擬、時序模擬到故障模擬，模擬過程就是驗證的過程。對于深亞微米設(shè)計，設(shè)計的數(shù)據(jù)巨量增加，電路的時序復(fù)雜性等對模擬技術(shù)提出更高的要求?？偟膩碚f，近年來模擬技術(shù)有以下幾方面的發(fā)展:傳統(tǒng)的線性延遲模型不再適用，需要建立考慮高速、低電壓、低功耗以及負(fù)載和工藝影響的模型;精碗的模型可以保證電路功能和時序的設(shè)計正確，這是ASIC設(shè)計過程的核心門級模擬過程變?yōu)橄冗M(jìn)行單位延遲的功能模擬，得到門級網(wǎng)表，然后使用設(shè)計規(guī)劃工具估算由于互連線、負(fù)載、輸入信號變化速率等影響產(chǎn)生的延遲信息，再將它們和網(wǎng)表及功能模型一起模擬，得到門級功能和時序結(jié)果86PPT課件第二章ASIC設(shè)計流程和方法采用基于時鐘的節(jié)拍式(Cycle-Based)模擬技術(shù)，它比傳統(tǒng)使用的事件驅(qū)動技術(shù)?？鞄讉€量級。這種技術(shù)通常適用于同步電路的功能驗證，但不能作時序驗證。Synopsys公司近年推出的CycloneRTL級迷你軟件，是利用高層次節(jié)拍模擬技術(shù)開發(fā)的，適用于VLSI的RTL級設(shè)計及相應(yīng)的測試程序進(jìn)行仿真，由于不需要象常規(guī)的將RTL級描述轉(zhuǎn)換為門級描述長時間的編譯步驟，使模擬時間大大縮短。深亞微米電路的時序分析成為設(shè)計的中心問題，靜態(tài)時序分析是解決電路時序問題行之有效的方法87PPT課件第二章ASIC設(shè)計流程和方法布圖技術(shù)--布圖技術(shù)是集成電路芯片物理設(shè)計的關(guān)鍵技術(shù)，雖然早在八十年代;已經(jīng)實現(xiàn)了布局布線自動化，但由于深亞微米設(shè)計中又出現(xiàn)了時序問題和設(shè)計數(shù)據(jù)量巨大的問題，顯然采用以前的布圖技術(shù)是無法解決:時序驅(qū)動(TimingDriven)和性能驅(qū)動(PerformanceDriven)是近幾年布圖技術(shù)發(fā)展的方向。對于VLSI芯片設(shè)計來說，希望有一種快速的時序驅(qū)動,性能驅(qū)動的布局布線技術(shù)，這樣可以在短時間內(nèi)試探多種布圖的可能性，而且可以將快速預(yù)布局、預(yù)布線得到的結(jié)果反饋給綜合優(yōu)化工具，對網(wǎng)表和時序進(jìn)行優(yōu)化，這種技術(shù)也是物理設(shè)計規(guī)劃工具的基礎(chǔ)進(jìn)入深亞微米階段，使用層次化設(shè)計和購買知識產(chǎn)權(quán)(IP)模塊的可能性增多，因此布局布線工具應(yīng)能靈活地處理模塊，能夠把IP模塊、第三方廠商提供的模塊和設(shè)計人員自已開放的模塊有機(jī)地組合起來88PPT課件第二章ASIC設(shè)計流程和方法深亞微米的布線設(shè)計是一重要課題，金屬線的層數(shù)已從二、三層上升到六層左右。因此首先要支持多層布線，可以進(jìn)行通道式或基于區(qū)域的布線，也可以是二者混合型的。通道式布線是一傳統(tǒng)方法，它要求單元排列成行，行與行之間留出互連線通道，通道寬度可以調(diào)節(jié)，以保證100%約有通率。另一種區(qū)域布線是假設(shè)單元布局固定，在確定的區(qū)域內(nèi)完成布線。前一種方法無法預(yù)測芯片大小，后一種方法比較死板苛求兩者的優(yōu)化組合是所謂混合型布線方法。布線還要考慮采用寬線條克服

電遷移問題，避免高頻串?dāng)_，以及對平行線分布電容計算，對電源線、時鐘線也應(yīng)合理分布，以保證時序要求總之提高布圖質(zhì)量和布通率，滿足時序要求是布圖的目標(biāo)。89PPT課件第二章ASIC設(shè)計流程和方法內(nèi)嵌式系統(tǒng)和軟硬件協(xié)同開發(fā)技術(shù)---內(nèi)嵌式式系統(tǒng)是硬件與軟件協(xié)同設(shè)計實現(xiàn)特定要求的系統(tǒng)，在內(nèi)嵌式系統(tǒng)中，通常包括有微處理器模塊、專用電路模塊以及存放應(yīng)用軟件代碼的ROM、RAM等。在設(shè)計過程中需要硬件與軟件緊密配合，共同完成一定的電路功能，所以也稱為硬軟件協(xié)同設(shè)計設(shè)計重用方法(DesignReuse)--片上系統(tǒng)的設(shè)計是極其復(fù)雜的，采用設(shè)計重用方法是行之有效的。設(shè)計重用方法是將

ASIC設(shè)計中核心部分的設(shè)計可以不用修改或只作少量修改就可用在其它的設(shè)計之中。也就是說，對于一些有價值的模塊或IP(IntellectualProperty)，設(shè)計一次，可以便用多次。設(shè)計重用在概念上是簡單的，但是實現(xiàn)起來也有一定的難度。首先設(shè)計重用方法需要一定的設(shè)計環(huán)境和設(shè)計工具,常規(guī)的Top-Down設(shè)計方法應(yīng)作適當(dāng)擴(kuò)展。首先要建立設(shè)計重用模塊的系統(tǒng)級模型及相應(yīng)的模塊庫，也就是用VHDL或Verilog語言編寫行為級模型，進(jìn)行行為級驗證然后是綜合優(yōu)化，直到物理設(shè)計和工藝制造，經(jīng)測試和試用證實設(shè)計正確無誤后，90PPT課件第二章ASIC設(shè)計流程和方法才能把該模塊的行為級模型、RTL級模型等存人重用模塊庫。因此設(shè)計工具應(yīng)具有對重用模塊的建立,修改,調(diào)用和管理的功能也應(yīng)具有對重用模塊和其它方式生成的模塊協(xié)同設(shè)計和界面格式轉(zhuǎn)換的能力。設(shè)計重用的應(yīng)用一般有兩種情況。一種情況是重用模塊包含了行為級模塊和RTL模塊，也就是事先已經(jīng)把模塊的行為級描述綜合成適合于某一工藝過程的形式，設(shè)計時只需要將ASlC行為級模型分配成專用工藝過程的RTL級描述，然后調(diào)用所需的RTL級模塊，一起進(jìn)行邏輯綜合.第二種情況是針對某一特定工藝過程，將設(shè)計重用模塊除了硬件塊外還有軟件塊。軟件塊是執(zhí)行特定操作的一般程序。例如微處理機(jī)中的微程序,它們通常以代碼形式放置在ROM中，這種軟件硬化的ROM也稱為固件，因此軟件塊一般以ROM形式出現(xiàn)。91PPT課件第二章ASIC設(shè)計流程和方法92PPT課件第二章ASIC設(shè)計流程和方法設(shè)計重用也是深亞微米設(shè)計的主要方法，設(shè)計重用也是對IP的再使用，通?？梢园言O(shè)計成功的子模塊建成一個核心模塊庫，以便在以后的ASICRTL級設(shè)計中調(diào)用。常用的核心模塊可以有MPU、DSP、A/D、D/A、RAM、ROM、輸入/輸出接口以及加法器、乘法器等。設(shè)計重用方法對于超大規(guī)模或更大規(guī)模的集成電路設(shè)計尤其適用。2.11集成電路CAD技術(shù)發(fā)展概況計算機(jī)輔助設(shè)計(CAD)計算機(jī)輔助測試(CAT)計算機(jī)輔助工程(CAE)計算機(jī)輔助制造(CAM)電子設(shè)計自動化--EDA(ElectronicsDesignAutomation)93PPT課件第二章ASIC設(shè)計流程和方法電子設(shè)計自動化--EDA(ElectronicsDesignAutomation)第一代--繪圖及版圖圖形編輯,七十年代IC發(fā)展初期第二代--邏輯模擬和版圖設(shè)計自動化,八十年代，集成電路巳從中規(guī)模發(fā)展到大規(guī)模第三代--概念驅(qū)動設(shè)計和Top-Down的設(shè)計方法l;從八十年代后期第四代--深亞微米設(shè)計技術(shù)94PPT課件第二章ASIC設(shè)計流程和方法95PPT課件第四章可編程ASIC4.1概述可編程邏輯器件(programableLogicDevice)簡稱PLD70年代 PROM,PLA,PAL80年代初 GALLatice公司84年 EPLD(CPLD)Altera公司85年 FPGAXilinx公司90年代 0.18um,1.8V,5~6層布線,幾百萬門, 速度200MHz,內(nèi)部RAM,片內(nèi)DLL,豐 富的布線資源.強(qiáng)大的EDA軟件和IP 支持,朝高速,高密度,低功耗,大容量 方向發(fā)展

96PPT課件第四章可編程ASIC4.1概述可編程ASIC(FPGA,CPLD)特點規(guī)模較大(幾千門~幾百萬門)適用于時序,組合等各種邏輯電路大部分具有重復(fù)特性設(shè)計周期短,風(fēng)險小,設(shè)計費用低現(xiàn)場和在系統(tǒng)編程97PPT課件第四章可編程ASIC4.2可編程ASIC器件的結(jié)構(gòu),資源和分類4.2.1基本結(jié)構(gòu)可編程ASIC器件包含有三種編程資源:可編程邏輯功能塊(LOGICFUNCTIONBLOCKS)可編程輸入輸出塊(I/OBLOCKS)可編程連線資源(INTERCONECT)98PPT課件第四章可編程ASIC99PPT課件第四章可編程ASIC100PPT課件第四章可編程ASIC可編程邏輯功能塊(LOGICFUNCTIONBLOCKS)可編程邏輯塊是ASIC器件實現(xiàn)邏輯功能的主要部分。目前的可編程ASIC器件中有三種不同類型的基本邏輯單元基于查找表的邏輯單元結(jié)構(gòu)基于多路選擇器的邏輯單元結(jié)構(gòu)。傳統(tǒng)可編程陣列邏輯。101PPT課件第四章可編程ASIC可編程輸入一輸出塊I/O提供外部封裝腿與內(nèi)部邏輯塊之間的接口。I/O的設(shè)計須考慮許多要求支持輸入、輸出、雙向、集電極開路和三態(tài)輸出模式與同一生產(chǎn)廠家的其它可編程ASIC系列芯片接口可根據(jù)需要選擇高驅(qū)動能力高速或低功耗、低噪聲等等。要求1/0塊能兼容多個電壓標(biāo)準(zhǔn)102PPT課件第四章可編程ASIC可編程連線資源提供邏輯功能塊與邏輯功能塊之間及邏輯功能塊與I/O之間的連線。連線資源的延遲特性直接影響芯片的性能。按布線延遲可否預(yù)先估算，可編程互連資源可分為統(tǒng)計型和確造型二類103PPT課件第四章可編程ASIC4.2.2編程技術(shù)--可編程邏輯器件是通過可編程開關(guān)來實現(xiàn)器件內(nèi)部連線和邏輯功能塊的編程控制。習(xí)慣上把編程開關(guān)的實現(xiàn)方法稱為編程技術(shù)。可編程ASIC的編程技術(shù)主要可分為靜態(tài)RAM(SRAM)編程技術(shù)浮柵編程技術(shù)反熔絲編程技術(shù)104PPT課件第四章可編程ASICSRAM編程技術(shù)SRAM編程技術(shù)是由靜態(tài)存貯單元來實現(xiàn)編程控制的。對芯片內(nèi)陣列分布的SRAM加載不同的配置數(shù)據(jù)，芯片可實現(xiàn)不同的邏輯功能。編程控制是用SRAM單元去控制傳輸門或多路選擇器，每個靜態(tài)存儲單元載入配置數(shù)據(jù)中的一位，控制FPGA邏輯單元陣列中的一個編程選擇。采用SRAM編程技術(shù)可以重復(fù)編程，且電路編程構(gòu)造與再構(gòu)造的速度很快105PPT課件第四章可編程ASIC106PPT課件第四章可編程ASICSRAM編程技術(shù)采用SRAM編程技術(shù)，芯片一旦斷電，SRAM編程數(shù)據(jù)就會丟失，因此使用時需要在ASIC芯片外附加一個非易失性的存儲器。通常用一個PROM或EPROM器件實現(xiàn)。并且由于內(nèi)部編程控制使用大量的傳輸門開關(guān)，使電阻較大，對信號的傳輸速度有一定影響。每個SRAM編程點一般需要6-7個NMOS管實現(xiàn)，因此芯片的面積相對較大。107PPT課件第四章可編程ASIC108PPT課件第四章可編程ASIC采用SRAM編程技術(shù)時，通常將一定格式的配置數(shù)據(jù)存放于ASIC芯片外附加的PROM或EPROM中，在系統(tǒng)加電進(jìn)行配置時，將配置數(shù)據(jù)加入ASIC芯片內(nèi)的SRAM單元中，亦可由微處理器控制，直接將數(shù)據(jù)加載SRAM單元中目前采用SRAM編程技術(shù)的ASIC產(chǎn)品，主要有XilinxFPGA各個系列，AlteraFLEX各個系列和APEX系列的產(chǎn)品以及AT&T公司的DRCA系列產(chǎn)品等。Actel的系統(tǒng)可編程門陣列(SPGA)也采用了SRAM編程技術(shù)109PPT課件第四章可編程ASIC反熔絲(Antituse)編程技術(shù)反熔絲編程技術(shù)是相對于熔絲技術(shù)而提出的。熔絲技術(shù)用于PROM，PLD器件中，編程時把熔絲編程器件的熔絲燒斷。反熔絲技術(shù)則相反，編程前，編程器件呈現(xiàn)十分高的阻抗(>100M),當(dāng)加上編程電壓時，則建立低電阻(500)，處于永久的導(dǎo)通狀態(tài)，因而是一次性編程的。反熔絲編程的優(yōu)點:開關(guān)面積小，導(dǎo)通電阻低。不需要附加PROM或EPROM，保密性好。主要缺點是一次性編程，成本相對提高。110PPT課件第四章可編程ASIC反熔絲(Antituse)編程技術(shù)Actel公司的ACT系列FPGA采用反熔絲編程技術(shù)。美國的QuickLogic公司及Xlinx8100系列，也采用反熔絲技術(shù)。由于需求問題，Xlinx已放棄反熔絲技術(shù)，Cypress也不采用反熔絲編程元件而要推出基于SRAM的產(chǎn)品。111PPT課件第四章可編程ASIC浮柵編程技術(shù)浮柵編程技術(shù)包括EPROM、EEROM及閃速存儲器(FlashMemory)。這三種存儲器都是用懸浮柵存儲電荷的方法來保存編程數(shù)據(jù)的，因此在斷電時，存儲的數(shù)據(jù)不會丟失浮柵編程技術(shù)具有可擦除性，電路可再構(gòu)造，并且可作為非丟失器件，在掉電后仍能保持編程數(shù)據(jù)，不需要外接永久性存儲器。浮柵編程技術(shù)的工藝較復(fù)朵，功耗比較高。浮柵編程技術(shù)的主要產(chǎn)品是Altera公司的Classic和MAX系列產(chǎn)品，Latice，AMD公司的產(chǎn)品也采用浮柵編程技術(shù)，Xlinx的CPLD產(chǎn)品采用FastFlash技術(shù)。112PPT課件第四章可編程ASIC113PPT課件第四章可編程ASIC114PPT課件第四章可編程ASIC4.2.3可編程邏輯單元結(jié)構(gòu)可編程邏輯單元是可編程ASIC的核心，是可編程ASlC器件實現(xiàn)各種邏輯功能的基礎(chǔ)，目前可編程ASIC的邏輯單元結(jié)構(gòu)主要有以下幾類:基于查找表LUT(Look-up-Table)的結(jié)構(gòu)基于多路選擇器(MUX)的結(jié)構(gòu)基于傳統(tǒng)PLD結(jié)構(gòu)的可編程邏輯單元115PPT課件第四章可編程ASIC基于查找表型(LUT)可編程邏輯單元結(jié)構(gòu)--基于查找表型可編程邏輯單元結(jié)構(gòu)的器件，其組合邏輯功能是通過“查找表”來實現(xiàn)的。查找表LUT是利用數(shù)字存儲技術(shù)將邏輯功能真值表存儲起來，通過“查表”方式實現(xiàn)邏輯功能查找表型結(jié)構(gòu)的優(yōu)點是可以構(gòu)成相當(dāng)大的邏輯。目前采用這種結(jié)構(gòu)的產(chǎn)品有Xlinx的XC3000，XC4000，XC5000系列及Spartan系列和Virtex系列;Altera的FLEX10K，F(xiàn)LEX8K，F(xiàn)LEX6000系列;APEX20K系列也具有LUT結(jié)構(gòu)。116PPT課件117PPT課件118PPT課件第四章可編程ASIC例子:用查找表結(jié)構(gòu)實現(xiàn)一位全加器的方法。一位全加器有三個輸入Ao，Bo和進(jìn)位輸入Ci;有二個輸出:和數(shù)輸出So和進(jìn)位輸出Co。其邏輯方程為:

So=Ao+Bo+Co，Co=AoCi+BoCi+AoBo

用查找表結(jié)構(gòu)實現(xiàn)一位全加器，要求查找表有三個以上的輸入端和二個以上的輸出端。若選用XC3000系列可將原來五輸入的32xlSRAM分成兩個16x1的存儲器;每個存儲器只用1半，即用兩個三輸入的8X1存儲器分別存入So，Co的值。如果選用含有四輸入查找表的系列實現(xiàn)一位分加器，需要用二個四輸入16XlSRAM，每個存貯器也只用1半。119PPT課件120PPT課件第四章可編程ASIC多路選擇器型可編程邏輯單元結(jié)構(gòu)--多路選擇器型可編程邏輯單元結(jié)構(gòu)中基本的構(gòu)成部分是多路選擇器(Mux)，它是利用多路開關(guān)的特性來形成不同的邏輯功能。例如具有選擇輸入s和輸入信號a和b的多路開關(guān)，輸出的f=sa+sb,當(dāng)置b為邏輯零時，多路開關(guān)實現(xiàn)與的功能:f=sa;當(dāng)置a為邏輯1時，多路開關(guān)實現(xiàn)或的功能，f=s+b。

Actel公司的Act系列器件的可編程邏輯單元采用MUX型結(jié)構(gòu)。圖(4·13)為Act-l的邏輯模塊(稱為LM)。它可以完成任何輸入為二變量的功能、大部分三變量功能及某些四變量功能。Act-l的LM由三個兩輸入多路開關(guān)和一個或門成，共有八個輸入和一個輸出，可以實現(xiàn)的函數(shù)為:________

f=(S3+S4)(S1w+S1x)+(S3+S4)(S2y+S2z)通過對輸入變量進(jìn)行不同的設(shè)置，可以實現(xiàn)7力種邏輯函數(shù)多路開關(guān)型的LM結(jié)構(gòu)其基本單元較小，結(jié)構(gòu)簡單，邏輯單元的利用率高，但因此而需要大而復(fù)雜的連線資源121PPT課件122PPT課件第四章可編程ASIC傳統(tǒng)PLD類型的可編程邏輯單元結(jié)構(gòu)--現(xiàn)今流行的復(fù)雜PLD即CPLD結(jié)構(gòu)是從傳統(tǒng)PLD結(jié)構(gòu)演變而來的。以Altera公司的MAX系列CPLD為例，它的宏單元中的邏輯陣列是由可編程寬輸入的與陣列和固定的或門及異或門組成。我們知道，任意組合邏輯都可以用輸入變量的乘積項之和形式表示出來。因此這種AND-OR陣列結(jié)構(gòu)能夠產(chǎn)生輸入變量的任意組合邏輯。MAX7000系列宏單元由邏輯陣列，乘積項,選擇矩陣和可編程觸發(fā)器組成,可用較少的功能塊來形成邏輯函數(shù)，這樣可以降低連線的規(guī)模，使連線延遲得到較好的控制這類結(jié)構(gòu)的缺點是輸入端有效利用率不可能很高，導(dǎo)致芯片面積利用率的降低。同時CPLD結(jié)構(gòu)的乘積項陣列用到線與結(jié)構(gòu)和上拉電阻，故增加了靜態(tài)功耗。123PPT課件124PPT課件第四章可編程ASIC傳統(tǒng)PLD類型的可編程邏輯單元結(jié)構(gòu)--現(xiàn)今流行的復(fù)雜PLD即CPLD結(jié)構(gòu)是從傳統(tǒng)PLD結(jié)構(gòu)演變而來的。以Altera公司的MAX系列CPLD為例，它的宏單元中的邏輯陣列是由可編程寬輸入的與陣列和固定的或門及異或門組成。我們知道，任意組合邏輯都可以用輸入變量的乘積項之和形式表示出來。因此這種AND-OR陣列結(jié)構(gòu)能夠產(chǎn)生輸入變量的任意組合邏輯。MAX7000系列宏單元由邏輯陣列，乘積項,選擇矩陣和可編程觸發(fā)器組成,可用較少的功能塊來形成邏輯函數(shù)，這樣可以降低連線的規(guī)模，使連線延遲得到較好的控制125PPT課件第四章可編程ASIC4.2.4互連特性從互連特性上可將可編程邏輯器件結(jié)構(gòu)分為兩大類。類似PAL的確定型結(jié)構(gòu)，類似于門陣列的統(tǒng)計型結(jié)構(gòu)126PPT課件第四章可編程ASIC確定型互連結(jié)構(gòu)--確定型結(jié)構(gòu)提供的互連特性是在實現(xiàn)相同功能時每次實現(xiàn)相同的布線模式。所以這類PLD器件布線延遲特性是確定的。

Altera公司器件屬確定型互連結(jié)構(gòu)。圖(4·16)為MAX7000系列器件的結(jié)構(gòu)示意圖。其PIA(ProgrammableInterconnectArray)可編程互連陣列為全局總線可編程通道，通過編程將各邏輯陣列塊相互連接構(gòu)成所需的邏輯。MAX7000的所有專用輸入，I/0控制和宏單元輸出均饋送到PIA，PIA把這些信號送到整個器件內(nèi)的各個地方。PIA好象一個巨大的開關(guān)塊。它使得一個LAB的輸出很方便地與另一個LAB的輸入相連。并且通過固定的開關(guān)數(shù)，使得布線與延遲計算變得非常簡單，并且確定。127PPT課件128PPT課件第四章可編程ASIC圖(4·17)是Altera的FLEX8000系列的結(jié)構(gòu)圖，F(xiàn)LEX8000器件內(nèi)部邏輯單元與I/O引腳及邏輯單元之間的互連是通過快速通道(FastTrack)。FastTrack是由一系列水平和垂直的連續(xù)式布線通道組成。每個"行連線帶"由上百條行通道組成，每個"列連線帶"有幾十條列通道。信號按一定的規(guī)則通過行通道、列通道在LAB之間及LAB與I/O之間傳輸，它們的連線延遲基本也是固定的129PPT課件130PPT課件第四章可編程ASIC統(tǒng)計型互連結(jié)構(gòu)統(tǒng)計型互連結(jié)構(gòu)的設(shè)計系統(tǒng)，在執(zhí)行相同的功能時每次給出不同的布線模式。因而延遲信息也不相同。這種結(jié)構(gòu)的設(shè)計系統(tǒng)一般允許設(shè)計者對布線作速度或邏輯單元數(shù)目等性能方面的限制性要求。Xlinx和Actel公司的FPGA被稱為是統(tǒng)計型結(jié)構(gòu)的。圖(4·18)為XC3000系列的連線結(jié)構(gòu)圖。XC3000系列的布線資源有通用連線、直接連線及水平和垂直長線幾種，它的通用連線在CLB與CLB或CLB與IQB的行列之間，由水平金屬線段和垂直金屬線段組成，通過開關(guān)矩陣把各線段連在一起。XC3000系列器件，布線時兩塊可編程邏輯單元之間的連線路徑,通過的開關(guān)數(shù)，一般是不確定的。因而這種連線資源的延時通常是不可預(yù)測的。XlinxFPGA相同，ActelFPGA器件的布線模式也是不確定的。圖(4.19)為Actel的內(nèi)部可編程連線結(jié)構(gòu)示意圖。由圖可見,它的水平互連線是各種長度的金屬線通過反熔絲開關(guān)編程連接，垂直通道的互連線是一系列連續(xù)的連線，它的連線路徑也是不確定的，延遲是不可預(yù)測的。131PPT課件132PPT課件第四章可編程ASIC4.3可編程ASIC開發(fā)系統(tǒng)用可編程ASIC(FPGA/CPLD)芯片構(gòu)成ASIC，要有相應(yīng)的開發(fā)軟件,它一般包括:設(shè)計輸入軟件(DesignEntry)單元庫(Library)仿真軟件(Simulation)物理設(shè)計軟件(Mapping,P&R,MakebitStream,Download)4·3·1可編程ASIC設(shè)計流程可編程ASIC的設(shè)計流程如(4·20)所示，即設(shè)計輸入，設(shè)計實現(xiàn)和設(shè)計仿真133PPT課件134PPT課件第四章可編程ASIC設(shè)計輸入:設(shè)計輸入階段的目標(biāo)是產(chǎn)生一個網(wǎng)表文件，以供設(shè)計實現(xiàn)用。常用的設(shè)計輸入方法有以下幾種:原理圖輸入--利用原理圖編輯器并使用單元庫中的元件符號進(jìn)行邏輯設(shè)計硬件描述語言:除原理圖輸入外，設(shè)計輸入也常采用硬件描述語言135PPT課件第四章可編程ASIC設(shè)計實現(xiàn)--設(shè)計實現(xiàn)是設(shè)計開發(fā)過程的核心部分，設(shè)計實現(xiàn)階段將產(chǎn)生一個完整的己布局布線的設(shè)計和一個配置位流文件。設(shè)計經(jīng)過優(yōu)化，分配成適合相應(yīng)器件邏輯功能塊和其它資源的小塊，并選擇合適的布局、布線算法。布局是把邏輯單元分配到ASIC芯片內(nèi)物理位置的過程。布局采用的算法與器件結(jié)構(gòu)有關(guān)。布線是完成ASIC器件內(nèi)所有邏輯連接的過程，自動布線軟件采用的算法同樣與器件結(jié)構(gòu)有關(guān)。如ActelFPGA器件采用分段通道布線，xilinxFPGA器件采用迷宮布線算法。最新的設(shè)計實現(xiàn)工具在布局、布線期間對整個信號通道執(zhí)行時序分析。因此用戶可以對設(shè)計規(guī)定性能要求。新的設(shè)計實現(xiàn)工具還具有支持遞增設(shè)計的特性。它可以使設(shè)計在原有基礎(chǔ)上進(jìn)行一些小的改動而保存原有未變部分的物理實現(xiàn)和時序特性，這個部分不需要重新仿真和測試。設(shè)計實現(xiàn)工具采用的算法與器件結(jié)構(gòu)有密切的關(guān)系，因而各個可編程ASIC制造公司都提供由他們本公司開發(fā)的設(shè)計實現(xiàn)軟件136PPT課件第四章可編程ASIC設(shè)計仿真--通常用于設(shè)計的有二類仿真，一類是邏輯仿真，包括功能仿真和時序仿真,另」類是時序分析。功能仿真是在完成設(shè)計輸入和產(chǎn)生網(wǎng)表后進(jìn)行，是對設(shè)計的邏輯功能正確性的驗證,沒有物理設(shè)計的時序信息。時序仿真是在物理設(shè)計(布局、布線)完成獲取時序信息后進(jìn)行。功能和時序仿真通常采用第三方提供的或由本公司設(shè)計開發(fā)的仿真器進(jìn)行，仿真器需要輸入激勵，具有輸出顯示并有返回注釋的功能。137PPT課件第四章可編程ASIC時序分析器是一種靜態(tài)仿真工具。時序分析工具不需要輸入激勵而代之以時序分析器對關(guān)鍵路徑的驗證。大部分設(shè)計系統(tǒng)可將時序分析檢驗到的時序違反返回至設(shè)計輸入，并且在重新完成布局、布線步驟之前標(biāo)注關(guān)鍵路徑的特征，在下一步使用布局、布線軟件時給予特別的注意，以便布線延遲最小。但這是一個冗長的迭代過程。使用邏輯綜合可以自動進(jìn)行這個設(shè)計過程的迭代階段。在使用邏輯綜合時，關(guān)鍵路徑的信息被計算到邏輯綜合中，并且時序約束被建立于前饋路徑(這稱為是正向注釋)送往布局布線軟件。設(shè)計仿真是捕獲和排除一些潛在故障的恰當(dāng)方法，保證設(shè)計在最壞情況下，可靠的工作。138PPT課件第四章可編程ASIC4.3.2Xilinx設(shè)計開發(fā)系統(tǒng)·Xilinx可編程ASIC的設(shè)計流程主要包括:輸計輸入設(shè)計實現(xiàn)設(shè)計仿真139PPT課件第四章可編程ASIC140PPT課件第四章可編程ASIC1、設(shè)計輸入--

Xilinx可以原理圖或ABEL，VHDL,VerilogHDL硬件描述語言進(jìn)行設(shè)計輸入，亦可采用混合型的設(shè)計輸入方法。Xlinx可使用第三方設(shè)計輸入與仿真工具，也可以與產(chǎn)生EDIF網(wǎng)表文件的其它工業(yè)標(biāo)準(zhǔn)CAE工具接口，(包括Synopsys，Cadence，Viewlogic，Orcad,ALDECACTIVE-HDL等等。)141PPT課件第四章可編程ASICXilinx設(shè)計通過utility程序?qū)ilinx設(shè)計輸入工具產(chǎn)生的網(wǎng)表轉(zhuǎn)換成xilinx網(wǎng)表格式XNF文件，以供xilinx設(shè)計實現(xiàn)與仿真用。Xilinx提供對多種綜合工具的接口，包括LogiBLOXExpress，狀態(tài)編輯器等。LogiBLOX工具是基于圖形的高級語言，可以利用原理圖編輯器輸入并設(shè)計，產(chǎn)生通用的高級功能模塊包括加法器，計數(shù)器，譯碼器，移位寄存器和RAM、ROM等，為設(shè)計提供了確定尺寸和功能的模塊庫。LogiBLOX編輯器能自動地為每個功能模塊選擇相應(yīng)的結(jié)構(gòu)資源，并對設(shè)計進(jìn)行優(yōu)化。

142PPT課件第四章可編程ASICXilinxExpress軟件具有對FPGA邏輯分析，綜合及優(yōu)化的功能。Express工具輸入VHIDL或VerilogHDL格式的文件，并能對HDL源文件進(jìn)行分析，檢查句法錯誤。Express以選定的Xilinx器件結(jié)構(gòu)對VHDL或VerilogHDL輸入文件進(jìn)行邏輯綜合并根據(jù)用戶的設(shè)計約束，時序要求對設(shè)計和算法功能進(jìn)行優(yōu)化，產(chǎn)生一個優(yōu)化的XNF網(wǎng)表文件，以供設(shè)計實現(xiàn)工具用。Xilinx開發(fā)軟件的設(shè)計環(huán)境支持層次設(shè)計輸入;頂層的符號圖形定義功能塊，底層定義每個功能塊的邏輯，層次設(shè)計有助于構(gòu)思，易于設(shè)計調(diào)試，易于遞增設(shè)計和平行式設(shè)計。使用層次設(shè)計時應(yīng)注意考慮層次名和對器件和網(wǎng)線的命名。層次設(shè)計允許對不同層次的元件采用不同的設(shè)計輸入工具。143PPT課件第四章可編程ASIC2、設(shè)計實現(xiàn)--XilinxFPGA,CPLD設(shè)計流程在完成設(shè)計輸入后用Xilinx自主開發(fā)的物理設(shè)計軟件以高度自動化程度完成從網(wǎng)表格式轉(zhuǎn)換到產(chǎn)生配置FPGA的位流文件的全過程。XilinxXACT設(shè)計實現(xiàn)軟件的流程可以用Xmake程序來自動進(jìn)行，它包括以下幾個部分(1)XNF轉(zhuǎn)換(XNF-Translation)XNF文件是Xilinx網(wǎng)表格式文件，是一個含有設(shè)計的邏輯及連接信息的ASCII文本網(wǎng)表格式，也支持設(shè)計的時序信息。不同的輸入工具需用不同的格式轉(zhuǎn)換程序來完成格式轉(zhuǎn)換。144PPT課件第四章可編程ASIC(2)合并(Merging)合并分層設(shè)計及多設(shè)計輸入源產(chǎn)生的多個文件為一個XNF文件(3)映射(Map)映射取XNF文件并將邏輯映射到Xilinx邏輯單元陣到結(jié)構(gòu)中，映射步驟產(chǎn)生map文件。(4)布局一布線(PlaceandRoute)XMake使用自動布局、布線軟件APR或PPR對設(shè)計自動布局布線。(5)產(chǎn)生位流文件XMake用makebts程序產(chǎn)生位流文件·bit，用于FPGA編程。145PPT課件第四章可編程ASIC3、設(shè)計仿真--Xilinx設(shè)計仿真包括功能/時序仿真，靜態(tài)時序分析及在電路上驗證。Xilinx設(shè)計仿真采用第三方仿真工具，這些仿真工具部集成到Xilinx設(shè)計開發(fā)系統(tǒng)中。功能仿真在設(shè)計輸入，產(chǎn)生網(wǎng)表文件后進(jìn)行。集成工具可以從輸入軟件直接進(jìn)入仿真軟件。此時網(wǎng)表文件只有元件延時信息。時序仿真在完成布局，布線并將布線延時信息反饋注釋到網(wǎng)表文件后進(jìn)行。靜態(tài)時序分析在實現(xiàn)布局-布線前和布局-布線完成后進(jìn)行。

Xilinx支持交互式靜態(tài)時序分析工具。Xdelay·靜態(tài)時序分析器可以快速檢測關(guān)鍵路徑和時序危險。并在時序分析報告申提供詳細(xì)的延時信息。用Xlinx加載電纜在實際電路板上給器件配置位流文件，可以在典型工作條件下對設(shè)計進(jìn)行測試，驗證。146PPT課件第四章可編程ASICXilinx設(shè)計開發(fā)軟件，有第三方支持的設(shè)計輸入和設(shè)計驗證工具，有自主開發(fā)的設(shè)計實現(xiàn)軟件，有多種形式的設(shè)計輸入方式，還有統(tǒng)一的單元庫和LogiBLOX庫。Xilinx提供給用戶的是集成化的設(shè)計工具和設(shè)計環(huán)境，Xilinx集成化的設(shè)計工具有兩個系列的產(chǎn)品。Foundation系列Alliance系列147PPT課件第四章可編程ASICFoundation系列是一個高度集成的工具，它以集成化的設(shè)計環(huán)境提供給設(shè)計者完成FPGA,CPLD器件整個設(shè)計流程的工具，包括設(shè)計輸入，邏輯綜合與優(yōu)化，仿真及時