寄存器和計數(shù)器

關于寄存器和計數(shù)器第1頁，講稿共75頁，2023年5月2日，星期三

19.1寄存器

19.1.1數(shù)碼寄存器

數(shù)碼寄存器是用于存放二進制代碼的電路。圖19.1所示是利用觸發(fā)器的記憶功能構成的寄存器，它是由四個D觸發(fā)器(F0～F3)組成的，有D0～D3四個數(shù)據(jù)輸入端，Q0～Q3四個輸出端。CP為脈沖輸入端，RD為各觸發(fā)器的清零端，低電平有效。第2頁，講稿共75頁，2023年5月2日，星期三圖19.1四位數(shù)碼寄存器第3頁，講稿共75頁，2023年5月2日，星期三寄存器的工作原理如下：

當RD=0時，觸發(fā)器F0～F3同時被置0；寄存器工作時，RD=1。要存放二進制代碼時，將數(shù)據(jù)放到數(shù)據(jù)輸入端D0～D3處，在CP脈沖的作用下，輸入到F0～F3四個D觸發(fā)器中，寄存器的輸出端為Q3Q2Q1Q0=D3D2D1D0。

在CP=0，RD=1時，寄存器中存放的數(shù)據(jù)保持不變，即F0～F3的狀態(tài)保持不變。從圖19.1中不難看出，這種寄存器在接收數(shù)據(jù)時，各位數(shù)據(jù)是同時輸入的，輸出數(shù)據(jù)也是同時進行的，故稱為并行輸入輸出數(shù)碼寄存器，其常用型號有74LS175和CC4076。第4頁，講稿共75頁，2023年5月2日，星期三19.1.2移位寄存器

移位寄存器不僅能儲存代碼，而且還具有移位功能。移位功能是指存儲在寄存器里的二進制代碼能在時鐘脈沖的作用下依次左移或右移一位。移位存儲器可用來實現(xiàn)數(shù)據(jù)的串—并行轉換等。

移位寄存器的輸入、輸出分串行和并行兩種。串行輸入方式是指在CP脈沖的作用下，將數(shù)據(jù)從寄存器的最低位逐位輸入到各寄存器中；并行輸入方式是指在CP脈沖的作用下，各位數(shù)據(jù)同時輸入到各寄存器中。串行輸出方式是指在CP脈沖的作用下，數(shù)據(jù)從寄存器的最高位逐位輸出；并行輸出方式是指在CP脈沖的作用下，寄存器中各觸發(fā)器同時對外輸出數(shù)據(jù)。移位寄存器又分單向移位寄存器和雙向移位寄存器。第5頁，講稿共75頁，2023年5月2日，星期三

1.單向移位寄存器

圖19.2所示是用四個D觸發(fā)器組成的四位右移寄存器，其中F3是最高位數(shù)碼觸發(fā)器，F(xiàn)0是最低位數(shù)碼觸發(fā)器，四個觸發(fā)器共用同一個時鐘脈沖CP信號，因此稱為同步時序電路。F0的D0端采用串行輸入方式，每當CP脈沖沿到來時，輸入的數(shù)碼就被移入到F0觸發(fā)器，而每個觸發(fā)器的狀態(tài)在CP脈沖的作用下，也同時移入下一位觸發(fā)器，最高位觸發(fā)器的狀態(tài)從串行輸出端移出寄存器。如果將一組四位數(shù)碼逐位移到寄存器中，經(jīng)過四個CP脈沖后，將在F3F2F1F0四個輸出端(Q3Q2Q1Q0)并行輸出四位數(shù)碼，即將串行數(shù)據(jù)輸入轉換成并行數(shù)據(jù)輸出。第6頁，講稿共75頁，2023年5月2日，星期三圖19.2四位右移寄存器第7頁，講稿共75頁，2023年5月2日，星期三

【例19.1】

有一組串行數(shù)據(jù)1011，依次送入四位右移寄

存器，試畫出四位右移寄存器的電路、狀態(tài)表和工作波形圖。

解根據(jù)題意畫出如圖19.3所示的電路圖和波形圖，狀態(tài)表如表19.1所示(輸入數(shù)據(jù)為1011)。

同理，用D觸發(fā)器也可以組成左移寄存器，這里不再敘述。第8頁，講稿共75頁，2023年5月2日，星期三第9頁，講稿共75頁，2023年5月2日，星期三圖19.3例19.1圖(a)四位右移寄存器電路圖；(b)波形圖第10頁，講稿共75頁，2023年5月2日，星期三

2.雙向移位寄存器

由單向移位寄存器的工作原理可知，雙向移位寄存器是在單向移位寄存器的基礎上增加左移或右移功能來實現(xiàn)的，另外加上一些控制電路和控制信號即可構成雙向移位寄存器。圖19.4所示為集成四位雙向移位寄存器74LS194的引腳圖，其功能表如表19.2所示。第11頁，講稿共75頁，2023年5月2日，星期三圖19.4四位雙向移位寄存器74LS194引腳圖第12頁，講稿共75頁，2023年5月2日，星期三第13頁，講稿共75頁，2023年5月2日，星期三

19.2同步計數(shù)器

19.2.1同步二進制計數(shù)器

1.同步二進制加法計數(shù)器

根據(jù)二進制加法運算的規(guī)則，在一個多位二進制數(shù)的末位加1時，若其中的第i位以下的各位皆為1，則第i位應改變狀態(tài)(由0變1或由1變0)；而最低位在每次加1時其狀態(tài)都要改變。利用這一特點，可使用JK觸發(fā)器組成一個四位同步二進制加法計數(shù)器，如圖19.5所示。從圖中可看出，各觸發(fā)器受同一CP脈沖控制，其觸發(fā)器的翻轉與CP脈沖的下降沿同步。第14頁，講稿共75頁，2023年5月2日，星期三圖19.5四位同步二進制加法計數(shù)器邏輯圖第15頁，講稿共75頁，2023年5月2日，星期三對圖19.5的時序電路分析如下。

輸出方程:

C=Q3Q2Q1Q0

驅動方程:

J0=K0=1

J1=K1=Qn0

J2=K2=Qn1Qn0

J3=K3=Qn2Qn1Qn0

將驅動方程代入觸發(fā)器的特性方程，得到第16頁，講稿共75頁，2023年5月2日，星期三

根據(jù)狀態(tài)方程可作出電路的狀態(tài)轉換表，如表19.3所示。第17頁，講稿共75頁，2023年5月2日，星期三第18頁，講稿共75頁，2023年5月2日，星期三根據(jù)狀態(tài)轉換表，可畫出狀態(tài)轉換圖和各觸發(fā)器輸出端的波形圖，如圖19.6和圖19.7所示。圖19.6四位同步二進制加法計數(shù)器狀態(tài)轉換圖第19頁，講稿共75頁，2023年5月2日，星期三圖19.7四位同步二進制加法計數(shù)器波形圖第20頁，講稿共75頁，2023年5月2日，星期三

2.同步二進制減法計數(shù)器

根據(jù)二進制減法計數(shù)器的運算規(guī)則可知，從多位二進制數(shù)減1時，要求每輸入一個計數(shù)脈沖，最低位觸發(fā)器要翻轉一次，而其它觸發(fā)器只能在其低位觸發(fā)器均為0時，在計數(shù)脈沖CP的作用下才翻轉。用JK觸發(fā)器構成的四位同步二進制減法計數(shù)器邏輯圖如圖19.8所示。

根據(jù)圖19.8所示的邏輯電路可寫出驅動方程:輸出方程:第21頁，講稿共75頁，2023年5月2日，星期三圖19.8四位同步二進制減法計數(shù)器邏輯圖第22頁，講稿共75頁，2023年5月2日，星期三將驅動方程代入JK觸發(fā)器的特性方程式中，得到電路的狀態(tài)方程：根據(jù)狀態(tài)方程，可作出狀態(tài)轉換表如表19.4所示，其中C為進位。第23頁，講稿共75頁，2023年5月2日，星期三第24頁，講稿共75頁，2023年5月2日，星期三根據(jù)狀態(tài)轉換表，可畫出狀態(tài)轉換圖(見圖19.9)和各觸發(fā)器輸出端的波形圖(見圖19.10)。圖19.9四位同步二進制減法計數(shù)器狀態(tài)轉換圖第25頁，講稿共75頁，2023年5月2日，星期三圖19.10四位同步二進制減法計數(shù)器各觸發(fā)器輸出端的波形第26頁，講稿共75頁，2023年5月2日，星期三19.2.2同步十進制計數(shù)器

一般把二—十進制編碼的計數(shù)器稱為十進制計數(shù)器，它用四位二進制代碼表示一位十進制數(shù)。十進制計數(shù)器是在四位同步二進制計數(shù)器的基礎上改進而成的：四位二進制計數(shù)器的狀態(tài)從0000狀態(tài)開始到1001狀態(tài)，第10個計數(shù)脈沖到來時，電路的狀態(tài)從1001返回到0000狀態(tài)，其余6個狀態(tài)(1010，1011，1100，1101，1110，1111)可通過電路設置被跳過，同時計數(shù)器輸出一個進位信號(C=1)。第27頁，講稿共75頁，2023年5月2日，星期三

1.同步十進制加法計數(shù)器

圖19.11所示為由四個JK觸發(fā)器和門電路構成的同步十進制加法計數(shù)器。

根據(jù)圖19.11所示的邏輯關系，可寫出電路的驅動方程：輸出方程：第28頁，講稿共75頁，2023年5月2日，星期三圖19.11同步十進制加法計數(shù)器邏輯圖第29頁，講稿共75頁，2023年5月2日，星期三將上面的式子代入JK觸發(fā)器的特性方程可得到：由上面的的狀態(tài)轉換方程可列出狀態(tài)轉換表見表19.5。第30頁，講稿共75頁，2023年5月2日，星期三第31頁，講稿共75頁，2023年5月2日，星期三狀態(tài)轉換圖如圖19.12所示。圖19.12同步十進制加法計數(shù)器狀態(tài)轉換圖第32頁，講稿共75頁，2023年5月2日，星期三根據(jù)圖19.12可畫出各觸發(fā)器輸出端的波形圖，如圖19.13所示。圖19.13同步十進制加法計數(shù)器各觸發(fā)器輸出端波形圖第33頁，講稿共75頁，2023年5月2日，星期三

2.同步十進制減法計數(shù)器

圖19.14所示為同步十進制減法計數(shù)器的邏輯圖，它基本上是從同步二進制減法計數(shù)器電路演變而來，其工作原理請讀者自行分析。圖19.14同步十進制減法計數(shù)器邏輯圖第34頁，講稿共75頁，2023年5月2日，星期三

19.3異步計數(shù)器

19.3.1異步二進制計數(shù)器

1.異步二進制加法計數(shù)器

圖19.15所示是由JK觸發(fā)器組成的四位異步二進制加法計數(shù)器的邏輯圖。圖19.15四位異步二進制加法計數(shù)器邏輯圖第35頁，講稿共75頁，2023年5月2日，星期三根據(jù)圖19.15所示的邏輯圖，可分別寫出時鐘方程、驅動方程和狀態(tài)方程。

時鐘方程：

CP0=CP，CP1=Qn0，CP2=Qn1，CP3=Qn2

驅動方程：

J0=K0=1，J1=K1=1，J2=K2=1，J3=K3=1

狀態(tài)方程：第36頁，講稿共75頁，2023年5月2日，星期三狀態(tài)轉換圖如圖19.16所示。

由狀態(tài)轉換圖可畫出各觸發(fā)器輸出端的狀態(tài)轉換波形圖，如圖19.17所示。圖19.16四位異步二進制加法計數(shù)器狀態(tài)轉換圖第37頁，講稿共75頁，2023年5月2日，星期三圖19.17四位異步二進制加法計數(shù)器狀態(tài)轉換波形圖第38頁，講稿共75頁，2023年5月2日，星期三

2.異步二進制減法計數(shù)器

圖19.18所示為由JK觸發(fā)器組成的四位異步二進制減法計數(shù)器的邏輯圖。圖19.18四位異步二進制減法計數(shù)器邏輯圖第39頁，講稿共75頁，2023年5月2日，星期三根據(jù)圖19.18所示的邏輯圖，可分別寫出時鐘方程、驅動方程和狀態(tài)方程。

時鐘方程：

CP0=CP，CP1=Qn0，CP2=Qn1，CP3=Qn2

驅動方程：

J0=K0=1，J1=K1=1，J2=K2=1，J3=K3=1第40頁，講稿共75頁，2023年5月2日，星期三狀態(tài)轉換如圖19.19所示。

由狀態(tài)轉換圖可畫出各觸發(fā)器的輸入端和輸出端波形圖，如圖19.20所示。圖19.19四位異步二進制減法計數(shù)器狀態(tài)轉換圖第41頁，講稿共75頁，2023年5月2日，星期三圖19.20四位異步二進制減法計數(shù)器輸入輸出波形圖第42頁，講稿共75頁，2023年5月2日，星期三19.3.2異步十進制加法計數(shù)器

圖19.21所示是一個異步十進制加法計數(shù)器的邏輯電路，它是在四位二進制加法計數(shù)器的基礎上經(jīng)修改而得到，能保存0000～1001共10個狀態(tài)，而跳過1010～1111共6個狀態(tài)，從而實現(xiàn)十進制計數(shù)。圖19.21異步十進制加法計數(shù)器邏輯電路第43頁，講稿共75頁，2023年5月2日，星期三由圖19.21所示的邏輯圖，可分別寫出時鐘方程、驅動方程和輸出方程。

時鐘方程：

CP0=CP，CP1=Qn0，CP2=Qn1，CP3=Qn0=CP1

驅動方程：

J0=K0=1

J1=Qn3，K1=1

J2=K2=1

J3=Qn2Qn1，K3=1

輸出方程：

C=Qn3Qn0第44頁，講稿共75頁，2023年5月2日，星期三狀態(tài)方程:狀態(tài)轉換圖如圖19.22所示。由圖19.22可畫出各觸發(fā)器輸入端和輸出端波形圖，如圖19.23所示。第45頁，講稿共75頁，2023年5月2日，星期三圖19.23異步十進制加法計數(shù)器各觸發(fā)器輸入輸出波形圖第46頁，講稿共75頁，2023年5月2日，星期三

19.4任意進制計數(shù)器的構成方法

19.4.1中規(guī)模集成電路計數(shù)器

1.四位同步二進制加法計數(shù)器

圖19.24所示為集成四位同步二進制加法計數(shù)器74LS161的芯片引腳圖。它具有二進制加法器功能，還具有異步置0端(RD)、預置數(shù)控制端(LD)和保持功能。圖中的D0、D1、D2

和D3為并行數(shù)據(jù)輸入端，Q3、Q2、Q1和Q0為輸出端，CO為進位輸出端，CTP

和CTT為計數(shù)控制端。第47頁，講稿共75頁，2023年5月2日，星期三圖19.2474LS161芯片引腳圖第48頁，講稿共75頁，2023年5月2日，星期三各端子的功能如下：

RD為異步置0端，當RD=0時，無論有無脈沖CP和其他信號，計數(shù)器輸出端為0，即Q3Q2Q1Q0=0000。

LD為同步并行預置數(shù)控制端，當LD=0，RD=1時，在輸入時鐘脈沖CP的作用下，并行數(shù)據(jù)輸入到計數(shù)器中，Q3Q2Q1Q0=D0D1D2D3。當LD=1，RD=1，CTP=CTT=1時，在時鐘脈沖的作用下計數(shù)器進行二進制加法計數(shù)。

CTP

和CTT為計數(shù)控制端，當CTP=0，CTT=×時，計數(shù)器處于保持狀態(tài)；當CTP=×，CTT=0時，計數(shù)器處于保持狀態(tài)，同時使進位輸出CO=0。

74LS161的功能如表19.6所示(“↑”表示上升沿)。第49頁，講稿共75頁，2023年5月2日，星期三第50頁，講稿共75頁，2023年5月2日，星期三

2.同步二進制可逆計數(shù)器

圖19.25所示為四位同步二進制可逆計數(shù)器74LS191的芯片引腳圖，其邏輯功能表如表19.7所示(“↑”表示上升沿)。

功能表說明如下:

M為加、減計數(shù)控制端，M=0為加法計數(shù)，M=1為減法計數(shù)；S為工作控制端，S=0時，74LS191可以工作，反之不能；LD為預置數(shù)據(jù)控制端，當LD=0時，將輸入數(shù)據(jù)由D0～D3端并行輸入到計數(shù)器，使輸出端Q3Q2Q1Q0=D0D1D2D3。第51頁，講稿共75頁，2023年5月2日，星期三圖19.2574LS191芯片引腳圖第52頁，講稿共75頁，2023年5月2日，星期三第53頁，講稿共75頁，2023年5月2日，星期三

3.同步十進制計數(shù)器

1)同步十進制加法計數(shù)器

圖19.26所示為集成十進制同步加法計數(shù)器74LS160的芯片引腳圖，其邏輯功能表如表19.8所示(“↑”表示上升沿)。圖19.2674LS160芯片引腳圖第54頁，講稿共75頁，2023年5月2日，星期三第55頁，講稿共75頁，2023年5月2日，星期三功能表說明如下：

RD為異步置0端，當RD=0時，無論有無時鐘脈沖和其他輸入信號，計數(shù)器的輸出都為0，即Q3Q2Q1Q0=0000。

LD為同步并行預置數(shù)據(jù)端，當LD=0，且RD=1時，在輸入時鐘信號CP的上升沿作用下，數(shù)據(jù)D0～D3并行輸入到計數(shù)器的輸出端，即Q3Q2Q1Q0=D0D1D2D3。當LD=RD=CTP=CTT=1時，在CP脈沖的作用下，計數(shù)器按十進制開始計數(shù)工作。當LD=RD=1，CTP=0，CTT=1時，計數(shù)器處于保持狀態(tài)。第56頁，講稿共75頁，2023年5月2日，星期三

2)同步十進制可逆計數(shù)器

圖19.27所示為集成十進制同步可逆計數(shù)器74LS190的芯片引腳圖，其邏輯功能表如表19.9所示(“↑”為上升沿)。

圖19.27中的LD為預置數(shù)控制端，它不占用時鐘脈沖CP；CT為74LS190的計數(shù)控制端；D0～D3為并行數(shù)據(jù)輸入端；Q0～Q3為輸出端；M為選擇計數(shù)器計數(shù)方式控制端；CO/BO為進位輸出/借位輸出端。第57頁，講稿共75頁，2023年5月2日，星期三圖19.2774LS190芯片引腳圖第58頁，講稿共75頁，2023年5月2日，星期三第59頁，講稿共75頁，2023年5月2日，星期三

4.異步計數(shù)器

圖19.28(a)所示為集成異步二—五—十進制計數(shù)器74LS290的芯片引腳圖。它實際上是一個一位二進制計數(shù)器和一個五進制計數(shù)器兩部分的組合，圖19.28(b)所示為74LS290的電路結構圖。

圖中的R0A和R0B為置0輸入端，S9A、S9B為置9輸入端。表19.10為74LS290的邏輯功能表。第60頁，講稿共75頁，2023年5月2日，星期三圖19.2874LS290芯片引腳圖和電路結構圖(a)芯片引腳圖；(b)電路結構圖第61頁，講稿共75頁，2023年5月2日，星期三第62頁，講稿共75頁，2023年5月2日，星期三由功能表可知74LS290邏輯功能如下：

異步置0功能：當R0=R0A·R0B=1，S9=S9A·S9B=0時，計數(shù)器置0與時鐘脈沖CP無關，因此稱為異步置0。

異步置9功能：當R0=R0A·R0B=0，S9=S9A·S9B=1時，計數(shù)器置9與時鐘脈沖CP無關，因此稱為異步置9。

計數(shù)功能：當R0A·R0B=0，S9A·S9B=0時，計數(shù)器處于計數(shù)工作狀態(tài)。一般分為四種情況討論:

(1)計數(shù)脈沖由CP0

端輸入，從Q0輸出時，構成一位二進制計數(shù)器。

(2)計數(shù)脈沖由CP1

端輸入，輸出為Q3Q2Q1時，構成異步五進制計數(shù)器。第63頁，講稿共75頁，2023年5月2日，星期三

(3)若將Q0與CP1相連，計數(shù)脈沖由CP0端輸入，輸出為

Q3Q2Q1Q0時，構成十進制異步計數(shù)器。

(4)若將Q3與CP0相連，計數(shù)脈沖由CP1端輸入，從高位到低位輸出為Q3Q2Q1Q0時，構成5421BCD碼的異步十進制加法計數(shù)器。第64頁，講稿共75頁，2023年5月2日，星期三19.4.2構成任意進制計數(shù)器的方法

1.用復位法構成任意進制計數(shù)器

復位法，又稱為異步置0法，其工作原理如下：如果計數(shù)器從S0開始計數(shù)，在輸入了M個脈沖后，電路進入SM狀態(tài)。如果將SM狀態(tài)譯碼，產(chǎn)生一個異步置0信號加到計數(shù)的異步置0端，則電路一旦進入SM狀態(tài)后會立即復位，回到S0狀態(tài)。由于跳過了N～M的狀態(tài)，故可得到M進制計數(shù)器。圖19.29所示是復位法產(chǎn)生M進制計數(shù)器的原理示意圖，圖中虛線箭頭表示SM只在一個短暫的時間里出現(xiàn)。第65頁，講稿共75頁，2023年5月2日，星期三圖19.29復位法產(chǎn)生M進制計數(shù)器原理示意圖第66頁，講稿共75頁，2023年5月2日，星期三

【例19.2】

試用74LS161構成十二進制計數(shù)器。

解采用復位法實現(xiàn)的電路連線如圖19.30所示。

【例19.3】

試用74LS