電工與電子技術(shù)門電路與組合邏輯電路

電工與電子技術(shù)門電路與組合邏輯電路第一頁，共七十二頁，編輯于2023年，星期一20.1數(shù)制和脈沖信號20.2基本門電路及其組合20.3和20.4TTL門電路CMOS門電路20.5邏輯代數(shù)20.6組合邏輯電路的分析與綜合20.7加法器20.8編碼器20.9譯碼器和數(shù)字顯示第二頁，共七十二頁，編輯于2023年，星期一1.掌握基本門電路的邏輯功能、邏輯符號、真值表（邏輯狀態(tài)表）和邏輯表達(dá)式。了解TTL門電路、CMOS門電路的特點;3.會分析和設(shè)計簡單的組合邏輯電路;理解加法器、編碼器、譯碼器等常用組合邏輯電路的工作原理和功能;5.學(xué)會數(shù)字集成電路的使用方法。本章要求：2.會用邏輯代數(shù)的基本運算法則化簡邏輯函數(shù);第三頁，共七十二頁，編輯于2023年，星期一20.1數(shù)制和脈沖信號20.2基本門電路及其組合20.3和20.4TTL門電路CMOS門電路20.5邏輯代數(shù)20.6組合邏輯電路的分析與綜合20.7加法器20.8編碼器20.9譯碼器和數(shù)字顯示第四頁，共七十二頁，編輯于2023年，星期一數(shù)制十進(jìn)制（0123456789）二進(jìn)制（01）21八進(jìn)制（01234567）23十六進(jìn)制（0123456789ABCDEF）24第五頁，共七十二頁，編輯于2023年，星期一數(shù)制間相互轉(zhuǎn)化十進(jìn)制-二進(jìn)制轉(zhuǎn)換：分為整數(shù)和小數(shù)部分十進(jìn)制-八進(jìn)制轉(zhuǎn)換十進(jìn)制-十六進(jìn)制轉(zhuǎn)換整數(shù)：除以2，提取余數(shù)，直到商為1，1作為最高位小數(shù)：除以1/2，提取整數(shù)，直到小數(shù)為0或者滿足規(guī)定的位數(shù)第六頁，共七十二頁，編輯于2023年，星期一模擬信號：隨時間連續(xù)變化的信號20.1脈沖信號模擬信號數(shù)字信號電子電路中的信號1.模擬信號正弦波信號t三角波信號t第七頁，共七十二頁，編輯于2023年，星期一

處理模擬信號的電路稱為模擬電路。如整流電路、放大電路等，注重研究的是輸入和輸出信號間的大小及相位關(guān)系。

在模擬電路中，晶體管三極管通常工作在放大區(qū)。

2.脈沖信號

是一種躍變信號，并且持續(xù)時間短暫。尖頂波t矩形波t第八頁，共七十二頁，編輯于2023年，星期一

處理數(shù)字信號的電路稱為數(shù)字電路，它注重研究的是輸入、輸出信號之間的邏輯關(guān)系。

在數(shù)字電路中，晶體管一般工作在截止區(qū)和飽和區(qū)，起開關(guān)的作用。脈沖信號正脈沖：脈沖躍變后的值比初始值高負(fù)脈沖：脈沖躍變后的值比初始值低如：0+3V0-3V正脈沖0+3V0-3V負(fù)脈沖第九頁，共七十二頁，編輯于2023年，星期一脈沖幅度A脈沖上升沿tr

脈沖周期T脈沖下降沿tf

脈沖寬度tp

A0.9A0.5A0.1AtptrtfT實際的矩形波脈沖信號的部分參數(shù)：第十頁，共七十二頁，編輯于2023年，星期一20.1數(shù)制和脈沖信號20.2基本門電路及其組合20.3和20.4TTL門電路CMOS門電路20.5邏輯代數(shù)20.6組合邏輯電路的分析與綜合20.7加法器20.8編碼器20.9譯碼器和數(shù)字顯示第十一頁，共七十二頁，編輯于2023年，星期一20.2基本門電路及其組合

邏輯門電路是數(shù)字電路中最基本的邏輯元件。

所謂門就是一種開關(guān)，它能按照一定的條件去控制信號的通過或不通過。門電路的輸入和輸出之間存在一定的邏輯關(guān)系(因果關(guān)系)，所以門電路又稱為邏輯門電路。邏輯門電路的基本概念

基本邏輯關(guān)系為“與”、“或”、“非”三種。下面通過例子說明邏輯電路的概念及“與”、“或”、“非”的意義。第十二頁，共七十二頁，編輯于2023年，星期一BY220VA+-2.“或”邏輯關(guān)系

“或”邏輯關(guān)系是指當(dāng)決定某事件的條件之一具備時，該事件就發(fā)生。邏輯表達(dá)式：

Y=A+B狀態(tài)表000111110110ABY第十三頁，共七十二頁，編輯于2023年，星期一220V+-設(shè)：開關(guān)斷開、燈不亮用邏輯“0”表示，開關(guān)閉合、燈亮用邏輯“1”表示。邏輯表達(dá)式：

Y=A?B1.“與”邏輯關(guān)系“與”邏輯關(guān)系是指當(dāng)決定某事件的條件全部具備時，該事件才發(fā)生。000101110100ABYBYA狀態(tài)表第十四頁，共七十二頁，編輯于2023年，星期一3.“非”邏輯關(guān)系

“非”邏輯關(guān)系是否定或相反的意思。邏輯表達(dá)式：Y=A狀態(tài)表101AY0Y220VA+-R第十五頁，共七十二頁，編輯于2023年，星期一

電平的高低一般用“1”和“0”兩種狀態(tài)區(qū)別，若規(guī)定高電平為“1”，低電平為“0”則稱為正邏輯。反之則稱為負(fù)邏輯。若無特殊說明，均采用正邏輯。100VUCC高電平低電平第十六頁，共七十二頁，編輯于2023年，星期一1.二極管“與”門電路(1)電路(2)工作原理輸入A、B、C全為高電平“1”，輸出Y為“1”。輸入A、B、C不全為“1”，輸出Y為“0”。0V0V0V0V0V3V+U12VRDADCABYDBC3V3V3V0V00000010101011001000011001001111ABYC“與”門邏輯狀態(tài)表0V3V第十七頁，共七十二頁，編輯于2023年，星期一1.二極管“與”門電路(3)邏輯關(guān)系：“與”邏輯即：有“0”出“0”，

全“1”出“1”Y=ABC邏輯表達(dá)式：

邏輯符號：&ABYC00000010101011001000011001001111ABYC“與”門邏輯狀態(tài)表第十八頁，共七十二頁，編輯于2023年，星期一2.二極管“或”門電路(1)電路0V0V0V0V0V3V3V3V3V0V00000011101111011001011101011111ABYC“或”門邏輯狀態(tài)表3V3V-U12VRDADCABYDBC(2)工作原理輸入A、B、C全為低電平“0”，輸出Y為“0”。輸入A、B、C有一個為“1”，輸出Y為“1”。第十九頁，共七十二頁，編輯于2023年，星期一2.二極管“或”門電路(3)邏輯關(guān)系：“或”邏輯即：有“1”出“1”，

全“0”出“0”Y=A+B+C邏輯表達(dá)式：邏輯符號：ABYC>100000011101111011001011101011111ABYC“或”門邏輯狀態(tài)表第二十頁，共七十二頁，編輯于2023年，星期一3.晶體管“非”門電路+UCC-UBBARKRBRCYT10截止飽和(2)邏輯表達(dá)式：Y=A“0”10“1”(1)電路“0”“1”AY“非”門邏輯狀態(tài)表邏輯符號1AY第二十一頁，共七十二頁，編輯于2023年，星期一1.與非門電路有“0”出“1”，全“1”出“0”“與”門&ABCY&ABC“與非”門00010011101111011001011101011110ABYC“與非”門邏輯狀態(tài)表Y=ABC邏輯表達(dá)式：1Y“非”門基本邏輯門電路的組合第二十二頁，共七十二頁，編輯于2023年，星期一2.或非門電路Y&ABC“或非”門1Y“或”門ABC>1有“1”出“0”，全“0”出“1”00010010101011001000011001001110ABYC“或非”門邏輯狀態(tài)表Y=A+B+C邏輯表達(dá)式：第二十三頁，共七十二頁，編輯于2023年，星期一ABC&1&D>1Y3.與或非門電路邏輯表達(dá)式：>1&&YABCD邏輯符號Y=A

B+CD●●第二十四頁，共七十二頁，編輯于2023年，星期一例：根據(jù)輸入波形畫出輸出波形ABY1有“0”出“0”，全“1”出“1”&ABY1>1ABY2Y2有“1”出“1”，全“0”出“0”第二十五頁，共七十二頁，編輯于2023年，星期一20.1數(shù)制和脈沖信號20.2基本門電路及其組合20.3和20.4TTL門電路CMOS門電路20.5邏輯代數(shù)20.6組合邏輯電路的分析與綜合20.7加法器20.8編碼器20.9譯碼器和數(shù)字顯示第二十六頁，共七十二頁，編輯于2023年，星期一20.3TTL門電路(三極管—三極管邏輯門電路)

TTL門電路是雙極型晶體管構(gòu)成的集成門電路，與由分立元器件構(gòu)成的門電路相比，具有速度快、可靠性高和微型化等優(yōu)點。目前分立元件電路已被集成電路替代。應(yīng)用最普遍的是“與非”門電路。下面介紹集成“與非”門電路的工作原理、特性和參數(shù)。第二十七頁，共七十二頁，編輯于2023年，星期一T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1輸入級中間級輸出級TTL“與非”門電路1.電路E2E3E1B等效電路C多發(fā)射極三極管第二十八頁，共七十二頁，編輯于2023年，星期一T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1(1)輸入全為高電平“1”(3.6V)時2.工作原理4.3VT2、T5飽和導(dǎo)通鉗位2.1VE結(jié)反偏截止“0”(0.3V)負(fù)載電流（灌電流）輸入全高“1”,輸出為低“0”1VT1R1+UccT4第二十九頁，共七十二頁，編輯于2023年，星期一T5YR3R5AB

CR4R2R1T3T4T2+5VT12.工作原理1VT2、T5截止負(fù)載電流（拉電流）(2)輸入端有任一低電平“0”(0.3V)(0.3V)“1”“0”輸入有低“0”輸出為高“1”流過E結(jié)的電流為正向電流5VVY5-0.7-0.7

=3.6V第三十頁，共七十二頁，編輯于2023年，星期一有“0”出“1”全“1”出“0”“與非”邏輯關(guān)系00010011101111011001011101011110ABYC“與非”門邏輯狀態(tài)表Y=ABC邏輯表達(dá)式：Y&ABC“與非”門第三十一頁，共七十二頁，編輯于2023年，星期一74LS00、74LS20管腳排列示意圖&&1211109814133456712&&UCC4B4A4Y3B3A3Y1B1A1Y2B2A2YGND(a)74LS001211109814133456712&&UCC2D3C2BNC2A2Y1B1ANC1D1C1YGND74LS20(b)第三十二頁，共七十二頁，編輯于2023年，星期一(1)電壓傳輸特性：輸出電壓UO與輸入電壓Ui的關(guān)系。CDE3.TTL“與非”門特性及參數(shù)電壓傳輸特性測試電路ABO1231234Ui/VUO/V&+5VUiUoVV第三十三頁，共七十二頁，編輯于2023年，星期一ABCDE(2)TTL“與非”門的參數(shù)電壓傳輸特性典型值3.6V，2.4V為合格典型值0.3V，0.4V為合格輸出高電平電壓UOH輸出低電平電壓UOL輸出高電平電壓UOH和輸出低電平電壓UOLUO/VO1231234Ui/V第三十四頁，共七十二頁，編輯于2023年，星期一平均傳輸延遲時間tpd50%50%tpd1tpd2TTL的tpd約在10ns~40ns，此值愈小愈好。輸入波形ui輸出波形uO第三十五頁，共七十二頁，編輯于2023年，星期一扇出系數(shù)輸入高電平電流IIH和輸入低電平電流IIL低電平噪聲容限電壓:保證輸出高電平電壓不低于額定值90%的條件下所允許疊加在輸入低電平電壓上的最大噪聲（或干擾）電壓。高電平噪聲容限電壓:保證輸出低電平電壓的條件下所允許疊加在輸入高電平電壓上的最大噪聲（或干擾）電壓。第三十六頁，共七十二頁，編輯于2023年，星期一&YEBA邏輯符號0

高阻0

0

1

1

0

1

11

1

0

111

1

10表示任意態(tài)三態(tài)輸出“與非”門三態(tài)輸出“與非”狀態(tài)表ABEY功能表輸出高阻電路分析時高阻態(tài)可做開路理解

第三十七頁，共七十二頁，編輯于2023年，星期一三態(tài)門應(yīng)用：可實現(xiàn)用一條總線分時傳送幾個不同的數(shù)據(jù)或控制信號?！?”“0”“0”如圖所示：總線&A1B1E1&A2B2E2&A3B3E3A1

B1第三十八頁，共七十二頁，編輯于2023年，星期一CMOS非門電路AYT2+UDDT1N溝道P溝道GGDSS20.4CMOS門電路PMOS管NMOS管CMOS管負(fù)載管驅(qū)動管(互補對稱管)A=“1”時，T1導(dǎo)通，T2截止，Y=“0”A=“0”時，T1截止，T2導(dǎo)通，Y=“1”Y=A第三十九頁，共七十二頁，編輯于2023年，星期一T4

與T3并聯(lián)，T1

與T2串聯(lián)；

當(dāng)AB都是高電平時,T1

與T2同時導(dǎo)通，T4與T3同時截止；輸出Y為低電平。

當(dāng)AB中有一個是低電平時，T1與T2中有一個截止，T4與T3中有一個導(dǎo)通,輸出Y為高電平。20.4.2CMOS與非門電路ABT4T3T1T2+UDDY1.電路2.工作原理第四十頁，共七十二頁，編輯于2023年，星期一CMOS電路優(yōu)點(1)靜態(tài)功耗低（每門只有0.01mW,TTL每門10mW)(2)抗干擾能力強(3)扇出系數(shù)大(4)允許電源電壓范圍寬(3~18V)TTL電路優(yōu)點(1)速度快(2)抗干擾能力強(3)帶負(fù)載能力強第四十一頁，共七十二頁，編輯于2023年，星期一20.1數(shù)制和脈沖信號20.2基本門電路及其組合20.3和20.4TTL門電路CMOS門電路20.5邏輯代數(shù)20.6組合邏輯電路的分析與綜合20.7加法器20.8編碼器20.9譯碼器和數(shù)字顯示第四十二頁，共七十二頁，編輯于2023年，星期一20.5邏輯代數(shù)

邏輯代數(shù)（又稱布爾代數(shù)），它是分析設(shè)計邏輯電路的數(shù)學(xué)工具。雖然它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有“0”，“1”兩種，分別稱為邏輯“0”和邏輯“1”。這里“0”和“1”并不表示數(shù)量的大小，而是表示兩種相互對立的邏輯狀態(tài)。

邏輯代數(shù)所表示的是邏輯關(guān)系，而不是數(shù)量關(guān)系。這是它與普通代數(shù)的本質(zhì)區(qū)別。第四十三頁，共七十二頁，編輯于2023年，星期一1.常量與變量的關(guān)系邏輯代數(shù)運算法則自等律0-1律重疊律還原律互補律第四十四頁，共七十二頁，編輯于2023年，星期一2.邏輯代數(shù)的基本運算法則普通代數(shù)不適用！結(jié)合律分配律反演律交換律吸收律第四十五頁，共七十二頁，編輯于2023年，星期一邏輯函數(shù)的表示方法表示方法邏輯表達(dá)式邏輯狀態(tài)表（狀態(tài)表、真值表）邏輯圖（邏輯符號構(gòu)成的電路圖）下面舉例說明這三種表示方法。例：有一T形走廊，在相會處有一路燈,在進(jìn)入走廊的A、B、C三地各有控制開關(guān)，都能獨立進(jìn)行控制。任意閉合一個開關(guān)，燈亮；任意閉合兩個開關(guān)，燈滅；三個開關(guān)同時閉合，燈亮。設(shè)A、B、C代表三個開關(guān)（輸入變量）；Y代表燈（輸出變量）。第四十六頁，共七十二頁，編輯于2023年，星期一

1.列邏輯狀態(tài)表設(shè)：開關(guān)閉合其狀態(tài)為“1”，斷開為“0”燈亮狀態(tài)為“1”，燈滅為“0”用輸入、輸出變量的邏輯狀態(tài)(“1”或“0”)以表格形式來表示邏輯函數(shù)。三輸入變量有八種組合狀態(tài)n輸入變量有2n種組合狀態(tài)

0000

A

B

C

Y0011010101101001101011001111第四十七頁，共七十二頁，編輯于2023年，星期一2.邏輯式取Y=“1”(或Y=“0”)列邏輯式

用“與”“或”“非”等運算來表達(dá)邏輯函數(shù)的表達(dá)式。(1)由邏輯狀態(tài)表寫出邏輯式對應(yīng)于Y=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。一種組合中，輸入變量之間是“與”關(guān)系，

0000

A

B

C

Y0011010101101001101011001111第四十八頁，共七十二頁，編輯于2023年，星期一各組合之間是“或”關(guān)系2.邏輯式反之，也可由邏輯式列出狀態(tài)表。

0000

A

B

C

Y0011010101101001101011001111第四十九頁，共七十二頁，編輯于2023年，星期一3.邏輯圖YCBA&&&&&&&>1CBA第五十頁，共七十二頁，編輯于2023年，星期一邏輯函數(shù)的化簡

由邏輯狀態(tài)表直接寫出的邏輯式及由此畫出的邏輯圖，一般比較復(fù)雜；若經(jīng)過簡化，則可使用較少的邏輯門實現(xiàn)同樣的邏輯功能。從而可節(jié)省器件，降低成本，提高電路工作的可靠性。利用邏輯代數(shù)變換，可用不同的門電路實現(xiàn)相同的邏輯功能?；喎椒ü椒ㄖZ圖法第五十一頁，共七十二頁，編輯于2023年，星期一1.用“與非”門構(gòu)成基本門電路(2)應(yīng)用“與非”門構(gòu)成“或”門電路(1)應(yīng)用“與非”門構(gòu)成“與”門電路AY&B&BAY&&&由邏輯代數(shù)運算法則：由邏輯代數(shù)運算法則：第五十二頁，共七十二頁，編輯于2023年，星期一&YA(3)應(yīng)用“與非”門構(gòu)成“非”門電路(4)用“與非”門構(gòu)成“或非”門YBA&&&&由邏輯代數(shù)運算法則：第五十三頁，共七十二頁，編輯于2023年，星期一例1：化簡2.應(yīng)用邏輯代數(shù)運算法則化簡（1）并項法例2：化簡（2）配項法第五十四頁，共七十二頁，編輯于2023年，星期一例3：化簡（3）加項法（4）吸收法吸收例4：化簡第五十五頁，共七十二頁，編輯于2023年，星期一3.應(yīng)用卡諾圖化簡卡諾圖:是與變量的最小項對應(yīng)的按一定規(guī)則排列的方格圖，每一小方格填入一個最小項。（1）最小項：對于n輸入變量有2n種組合,其相應(yīng)的乘積項也有2n個，則每一個乘積項就稱為一個最小項。其特點是每個輸入變量均在其中以原變量和反變量形式出現(xiàn)一次，且僅一次。如：三個變量，有8種組合，最小項就是8個，卡諾圖也相應(yīng)有8個小方格。在卡諾圖的行和列分別標(biāo)出變量及其狀態(tài)。第五十六頁，共七十二頁，編輯于2023年，星期一

(2)卡諾圖BA0101二變量BCA0010011110三變量二進(jìn)制數(shù)對應(yīng)的十進(jìn)制數(shù)編號AB00011110CD00011110四變量任意兩個相鄰最小項之間只有一個變量改變第五十七頁，共七十二頁，編輯于2023年，星期一(2)卡諾圖(a)根據(jù)狀態(tài)表畫出卡諾圖如:ABC00100111101111將輸出變量為“1”的填入對應(yīng)的小方格,為“0”的可不填。

0000

A

B

C

Y0011010101101001101011001111第五十八頁，共七十二頁，編輯于2023年，星期一(3)應(yīng)用卡諾圖化簡邏輯函數(shù)ABC00100111101111例6.用卡諾圖表示并化簡。解：(a)將取值為“1”的相鄰小方格圈成圈;步驟1.卡諾圖2.合并最小項3.寫出最簡“與或”邏輯式(b)所圈取值為“1”的相鄰小方格的個數(shù)應(yīng)為2n，(n=0,1,2…)第五十九頁，共七十二頁，編輯于2023年，星期一(3)應(yīng)用卡諾圖化簡邏輯函數(shù)ABC00100111101111解：三個圈最小項分別為：合并最小項寫出簡化邏輯式卡諾圖化簡法：保留一個圈內(nèi)最小項的相同變量，而消去相反變量。第六十頁，共七十二頁，編輯于2023年，星期一20.1數(shù)制和脈沖信號20.2基本門電路及其組合20.3和20.4TTL門電路CMOS門電路20.5邏輯代數(shù)20.6組合邏輯電路的分析與綜合20.7加法器20.8編碼器20.9譯碼器和數(shù)字顯示第六十一頁，共七十二頁，編輯于2023年，星期一組合邏輯電路的分析與綜合

組合邏輯電路：任何時刻電路的輸出狀態(tài)只取決于該時刻的輸入狀態(tài)，而與該時刻以前的電路狀態(tài)無關(guān)。組合邏輯電路框圖X1XnX2Y2Y1Yn......組合邏輯電路輸入輸出第六十二頁，共七十二頁，編輯于2023年，星期一20.6.1組合邏輯電路的分析(1)由邏輯圖寫出輸出端的邏輯表達(dá)式(2)運用邏輯代數(shù)化簡或變換(3)列邏輯狀態(tài)表(4)分析邏輯功能已知邏輯電路確定邏輯功能分析步驟：第六十三頁，共七十二頁，編輯于2023年，星期一例1：分析下圖的邏輯功能(1)寫出邏輯表達(dá)式Y(jié)=Y2Y3=AABBAB...AB..AB.A..ABBY1AB&&&&YY3Y2第六十四頁，共七十二頁，編輯于2023年，星期一(2)應(yīng)用邏輯代數(shù)化簡Y=AABBAB...=AAB+BAB..=AB+AB反演律=A(A+B)+B(A+B)..反演律=AAB+BAB..第六十五頁，共七十二頁，編輯于2023年，星期一(3)列邏輯狀態(tài)表Y=AB+AB=AB邏輯式(4)分析邏輯功能輸入相同輸出為“0”，輸入相異輸出為“1”，稱為“異或”邏輯關(guān)系。這種電路稱“異或”門。

=1ABY邏輯符號ABY001100111001第六十六頁，共七十二頁，編輯于2023年，星期一(1)

寫出邏輯式例2：分析下圖的邏輯功能A

B.Y=AB