單元 集成邏輯門電路

單元集成邏輯門電路第一頁，共八十六頁，編輯于2023年，星期日集成電路是將若干個(gè)晶體管、二極管和電阻集成并封裝在一起的器件。與分立電路相比，集成電路使數(shù)字電路的體積大大縮小，功耗降低，工作速度和可靠性得到提高。2.1

常用集成邏輯門電路的功能測試2.1.1

數(shù)字集成電路的封裝及引腳第二頁，共八十六頁，編輯于2023年，星期日第三頁，共八十六頁，編輯于2023年，星期日

DIP封裝的集成電路引腳編號方法：芯片的一端有半月形缺口(有些是一個(gè)小圓點(diǎn)，凹口或一個(gè)斜切角)用來指示引腳編號的起始位置；起始標(biāo)志朝左，緊鄰這個(gè)起始引腳標(biāo)志的左下方引腳為第1腳，其它引腳按逆時(shí)針方式順序排列。

第四頁，共八十六頁，編輯于2023年，星期日2.1.2

數(shù)字集成電路的連線及邏輯圖第五頁，共八十六頁，編輯于2023年，星期日在連線時(shí)應(yīng)注意以下幾點(diǎn)：1.要使集成電路正常工作，必須要給集成電路提供合適的電源。對于74LS系列的集成電路，要在電源端(Vcc)和地(GND)之間加5V直流電源；而CMOS器件在VDD端與VSS端之間加3~15V直流電源。2.集成電路插入IC插座后，輸入端接邏輯電平開關(guān)，輸出端接邏輯電平顯示，若IC中有多個(gè)相同門時(shí)，先測試其中任意一個(gè)門電路的邏輯關(guān)系，接線方法如圖2.4所示。由于CMOS門電路的內(nèi)部結(jié)構(gòu)不同，第六頁，共八十六頁，編輯于2023年，星期日2.1.3

常用門電路的邏輯功能及測試一、與門電路

74LS08為四2輸入與門電路，圖(a)表示了四個(gè)與門的輸入、輸出對應(yīng)關(guān)系。其中14腳接+5V電源，7腳接地。測試其邏輯功能的接線方法如圖所示。將測試結(jié)果記錄在表中，判斷是否滿足Y=AB的邏輯功能。真值表第七頁，共八十六頁，編輯于2023年，星期日第八頁，共八十六頁，編輯于2023年，星期日

二、或門電路第九頁，共八十六頁，編輯于2023年，星期日74LS32是四2輸入或門電路，圖(a)為其引腳排列圖。測試其邏輯功能的接線方法如圖(b)所示。將測試結(jié)果記錄在表中，判斷是否滿足Y=A+B的邏輯功能。真值表第十頁，共八十六頁，編輯于2023年，星期日三、非門電路第十一頁，共八十六頁，編輯于2023年，星期日74LS04是六反相器，引腳排列如圖(a)所示，測試其邏輯功能的接線方法如圖(b)所示。將測試結(jié)果記錄在表中，判斷是否滿足的其邏輯功能。真值表第十二頁，共八十六頁，編輯于2023年，星期日四、與非門電路第十三頁，共八十六頁，編輯于2023年，星期日

74LS00是四2輸入與非門電路，如圖(a)所示為其引腳排列圖，測試其邏輯功能的接線方法如圖(b)所示。將測試結(jié)果記錄在表中，判斷是否滿足的其邏輯功能。真值表第十四頁，共八十六頁，編輯于2023年，星期日

74LS20是雙4輸入與非門電路，引腳排列如圖(a)所示，測試其邏輯功能的接線方法如圖(b)所示。將測試結(jié)果記錄在表中，判斷是否滿足其邏輯功能。第十五頁，共八十六頁，編輯于2023年，星期日第十六頁，共八十六頁，編輯于2023年，星期日第十七頁，共八十六頁，編輯于2023年，星期日五、或非門電路第十八頁，共八十六頁，編輯于2023年，星期日

74LS02是四2輸入或非門電路，其引腳排列如圖(a)，測試其邏輯功能的接線方法如圖(b)所示。將測試結(jié)果記錄在表中，判斷是否滿足其邏輯功能。真值表第十九頁，共八十六頁，編輯于2023年，星期日六、異或門電路第二十頁，共八十六頁，編輯于2023年，星期日

74LS86是四2輸入異或門電路，引腳排列如圖(a)所示，測試其邏輯功能的接線方法如圖(b)所示。將測試結(jié)果記錄在表中，判斷是否滿足的其邏輯功能。真值表第二十一頁，共八十六頁，編輯于2023年，星期日七、與或非門電路第二十二頁，共八十六頁，編輯于2023年，星期日

74LS51是雙2路2-2輸入與或非門電路，引腳排列如圖(a)所示，測試其邏輯功能的接線方法如圖(b)所示。將測試結(jié)果記錄在表中，判斷是否滿足其邏輯功能。第二十三頁，共八十六頁，編輯于2023年，星期日

CMOS與非門與TTL與非門雖然內(nèi)部結(jié)構(gòu)不同，但其邏輯功能完全一致。圖(a)給出了CD4011引腳排列圖。請按照圖(b)接線，測試其邏輯功能，并填入表中。真值表九、CMOS與非門第二十四頁，共八十六頁，編輯于2023年，星期日第二十五頁，共八十六頁，編輯于2023年，星期日1.歸納異或門、與或非門分別在什么輸入情況下輸出低電平？什么情況下輸出高電平？2.如果要用74LS51實(shí)現(xiàn)與非、或非邏輯功能，應(yīng)如何搭接電路？畫出原理圖。3.多輸入門電路的一個(gè)輸入端接連續(xù)脈沖時(shí)：①其余的輸入端是什么邏輯狀態(tài)時(shí)，允許脈沖通過？脈沖通過時(shí)，輸入和輸出波形有何差別？②如果僅僅想用一個(gè)控制端控制輸入信號的通斷，其余端口如何處理？十、問題與討論第二十六頁，共八十六頁，編輯于2023年，星期日1.集電極開路與非門(OC門)和CMOS漏極開路與非門(OD門)

TTL集電極開路與非門也叫OC門。圖為其邏輯符號。OC門工作時(shí)需要輸出端Z和電源VCC之間外接一個(gè)上拉負(fù)載電阻R。其邏輯表達(dá)式為：十一、其它功能的 邏輯門電路簡介第二十七頁，共八十六頁，編輯于2023年，星期日

OC門的應(yīng)用：實(shí)現(xiàn)線與。線與就是將幾個(gè)門的輸出端直接相連，實(shí)現(xiàn)與的功能。所以，集電極開路與非門很容易實(shí)現(xiàn)線與，因而擴(kuò)展了TTL與非門的功能。兩個(gè)OC與非門輸出端相連后經(jīng)電阻R接電源VCC的電路。兩個(gè)OC門線與時(shí)其邏輯功能為：可見，當(dāng)兩個(gè)OC門輸出都為高電平1時(shí)，輸出Z才為高電平1，否則輸出Z為低電平0。第二十八頁，共八十六頁，編輯于2023年，星期日用作驅(qū)動電路。直接驅(qū)動LED、繼電器、脈沖變壓器等。在輸入都為高電平時(shí)，輸出才為低電平，LED亮；OC門輸出高電平時(shí)，LED暗。說明：CMOS集成門電路也有類似TTL的OC門(稱為OD門，漏極開路)門，其作用與TTL的OC門、三態(tài)門相同。第二十九頁，共八十六頁，編輯于2023年，星期日2.三態(tài)輸出門(TSL門)所謂三態(tài)門，就是具有高電平、低電平和高阻抗三種輸出狀態(tài)的門電路。

當(dāng)EN=1時(shí)，使與非門能正常工作，即輸出，故EN端又稱使能端；當(dāng)EN=0時(shí)，輸出端呈現(xiàn)高阻抗，這時(shí)稱EN高電平有效三態(tài)門的主要用途是實(shí)現(xiàn)用同一根導(dǎo)線輪流傳送n個(gè)不同的數(shù)據(jù)或控制信號，如圖所示。同樣，用三態(tài)輸出門可構(gòu)成雙向總線，它可通過EN的不同取值控制數(shù)據(jù)的雙向傳輸。第三十頁，共八十六頁，編輯于2023年，星期日第三十一頁，共八十六頁，編輯于2023年，星期日3.CMOS傳輸門圖所示是CMOS傳輸門的邏輯符號。其中C和C為互補(bǔ)控制端，其低電平為0V，高電平為VDD，輸入電壓ui在0~VDD范圍內(nèi)變化。由于MOS管的結(jié)構(gòu)是對稱的，因此傳輸門具有雙向性，也稱雙向開關(guān)，即CMOS傳輸門的輸出端和輸入端也可互換使用。

第三十二頁，共八十六頁，編輯于2023年，星期日例2.1：正確連接4011CMOS集成芯片的外部線路，實(shí)現(xiàn)圖(a)所示電路。實(shí)現(xiàn)電路如圖(b)所示。2.1.4

集成門電路的應(yīng)用一、集成門電路的應(yīng)用第三十三頁，共八十六頁，編輯于2023年，星期日第三十四頁，共八十六頁，編輯于2023年，星期日例2.2

利用一個(gè)TTL集成電路74LS00(4輸入與非門)來構(gòu)造含有與非門、與門和反相器的電路，如圖(a)所示。并寫出邏輯表達(dá)式。使用集成芯片74LS00實(shí)現(xiàn)。邏輯電路連接74LS00的IC外部引腳，如圖(b)所示。第三十五頁，共八十六頁，編輯于2023年，星期日第三十六頁，共八十六頁，編輯于2023年，星期日1.二進(jìn)制運(yùn)算

(1)加法：兩個(gè)一位二進(jìn)制數(shù)相加，可能的4種組合如下：二、算術(shù)運(yùn)算與電路其中本位和數(shù)用Si表示，向高位的進(jìn)位用Ci表示。第三十七頁，共八十六頁，編輯于2023年，星期日例2.3完成下列十進(jìn)制加法。將十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)并進(jìn)行加法運(yùn)算。對比兩組運(yùn)算結(jié)果：

(a)4+3；(b)147+75

十進(jìn)制二進(jìn)制解：第三十八頁，共八十六頁，編輯于2023年，星期日

(2)減法：兩個(gè)一位二進(jìn)制數(shù)減法，可能的4種組合如下所示：

其中本位差數(shù)用Ri表示，向高位的借位用Di表示。例如：從A1借位1第三十九頁，共八十六頁，編輯于2023年，星期日例2.4完成下列十進(jìn)制減法，并將十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)再進(jìn)行減法運(yùn)算。比較運(yùn)算結(jié)果：

(a)27-10；(b)192-3。解：第四十頁，共八十六頁，編輯于2023年，星期日

例2.5完成下列十進(jìn)制乘法，并將十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)再進(jìn)行乘法運(yùn)算。比較答案：(a)5×3;(b)23×9(3)乘法：在二進(jìn)制乘法運(yùn)算中，除了乘數(shù)僅為“1”和“0”外，二進(jìn)制乘法與十進(jìn)制乘法運(yùn)算規(guī)則相似。解：第四十一頁，共八十六頁，編輯于2023年，星期日

(4)除法:二進(jìn)制除法與十進(jìn)制除法的過程一樣。例2.6完成下列十進(jìn)制除法，將十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)再進(jìn)行除法運(yùn)算。并比較結(jié)果：(a)9÷3;(b)135÷15解：第四十二頁，共八十六頁，編輯于2023年，星期日

2.算術(shù)運(yùn)算電路

加法器：能實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的邏輯電路稱為加法器。

(1)半加器:能對兩個(gè)1位二進(jìn)制數(shù)相加而求得和及進(jìn)位的邏輯電路稱為半加器。設(shè)兩個(gè)加數(shù)分別用Ai、Bi表示，本位和數(shù)用Si表示，向高位的進(jìn)位用Ci表示。半加器的邏輯表達(dá)式為：半加器的真值表第四十三頁，共八十六頁，編輯于2023年，星期日半加器的邏輯圖及接線圖：第四十四頁，共八十六頁，編輯于2023年，星期日(2)全加器能對兩個(gè)1位二進(jìn)制數(shù)相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。設(shè)兩個(gè)加數(shù)分別用Ai、Bi表示，低位來的進(jìn)位用Ci-1表示，本位和數(shù)用Si表示，向高位的進(jìn)位用Ci表示，全加器的真值表，如表所示。全加器的真值表第四十五頁，共八十六頁，編輯于2023年，星期日

實(shí)現(xiàn)全加器的邏輯圖方法一

邏輯表達(dá)式為：第四十六頁，共八十六頁，編輯于2023年，星期日第四十七頁，共八十六頁，編輯于2023年，星期日實(shí)現(xiàn)全加器的邏輯圖方法二

邏輯表達(dá)式為第四十八頁，共八十六頁，編輯于2023年，星期日

TTL與非門輸出電壓uO與輸入電壓ui的關(guān)系稱為電壓傳輸特性。如圖所示為74LS系列與非門的電壓傳輸特性曲線。分為三個(gè)區(qū)域：截止區(qū)、轉(zhuǎn)折區(qū)和飽和區(qū)。2.1.5

集成邏輯門電路一、電壓傳輸特性第四十九頁，共八十六頁，編輯于2023年，星期日第五十頁，共八十六頁，編輯于2023年，星期日1.電壓傳輸特性參數(shù)測試

測量電路如圖所示。將測量數(shù)據(jù)填入自己建立的表格中，并畫出曲線。第五十一頁，共八十六頁，編輯于2023年，星期日2.輸入關(guān)門電平UOFF及輸出高電平UOH測量

當(dāng)輸出電壓為額定輸出高電平UOH的90%時(shí)，相應(yīng)的輸入電平，稱為輸入關(guān)門電平UOFF。當(dāng)輸入端之中任何一個(gè)接低電平時(shí)的輸出電平，為輸出高電平UOH。

第五十二頁，共八十六頁，編輯于2023年，星期日3.輸入開門電壓UON及輸出低電平UOL

使與非門處于導(dǎo)通狀態(tài)的最低輸入高電平稱為開門電平UON。當(dāng)輸入端全部為高電平時(shí)的輸出端電平，稱為輸出低電平UOL。

第五十三頁，共八十六頁，編輯于2023年，星期日輸入電壓ui隨輸入端對地外接電阻Ri變化的曲線，稱為輸入負(fù)載特性。二、輸入負(fù)載特性第五十四頁，共八十六頁，編輯于2023年，星期日

TTL與非門輸出端外接的負(fù)載通常為同類門電路。這類負(fù)載主要有兩種形式：一類是灌電流負(fù)載，這時(shí)，外接負(fù)載的電流從輸出端流入與非門；另一類是拉電流負(fù)載，這時(shí)，負(fù)載電流從與非門的輸出端流向外接負(fù)載。下面分兩種情況討論。三、輸出負(fù)載特性第五十五頁，共八十六頁，編輯于2023年，星期日1.帶灌電流負(fù)載特性與非門輸出uO為低電平UOL時(shí)，帶灌電流負(fù)載。當(dāng)輸入都為高電平時(shí)，與非門的輸出uO為低電平UOL，這時(shí)，各個(gè)外接負(fù)載門的輸入低電平電流IiL，由VCC經(jīng)負(fù)載灌入輸出端，形成了輸出低電平電流IOL。當(dāng)外接負(fù)載門的個(gè)數(shù)增加時(shí)，流入輸出端的電流隨之增大，輸出低電平UOL稍有上升，只要不超過輸出低電平允許的上限值UOLmax，與非門的正常邏輯功能就不會被破壞。74LS系列門電路灌電流負(fù)載輸出特性如圖所示。設(shè)與非門輸出低電平時(shí)，允許最大灌電流為IOLmax，每個(gè)負(fù)載門輸入低電平電流為IiL時(shí)，則輸出第五十六頁，共八十六頁，編輯于2023年，星期日端外接灌電流負(fù)載門的個(gè)數(shù)NOL為：第五十七頁，共八十六頁，編輯于2023年，星期日2.帶拉電流負(fù)載特性與非門輸出uO為高電平UOH時(shí)，帶拉電流負(fù)載。當(dāng)輸入有低電平時(shí)，輸出uO為高電平UOH。這時(shí)，與非門輸出高電平電流IOH

從輸出端流向各個(gè)外接負(fù)載門。當(dāng)外接負(fù)載門的個(gè)數(shù)增多時(shí)，被拉出的電流增大，與非門的高電平隨之下降，只要不超出允許的高電平下限值UOHmin，與非門的正常邏輯功能就不會被破壞。74LS系列門電路拉電流負(fù)載輸出特性如圖2.22(b)所示。設(shè)與非門輸出高電平允許的最大電流為IOHmax，每個(gè)負(fù)載門輸入高電平電流為IiH，第五十八頁，共八十六頁，編輯于2023年，星期日則輸出端外接拉電流負(fù)載門的個(gè)數(shù)NOH為:第五十九頁，共八十六頁，編輯于2023年，星期日3.

扇出系數(shù)N的測試扇出系數(shù)N：當(dāng)電路所接負(fù)載為同型號的組件時(shí)所能帶動的最多個(gè)數(shù)。測量電路見圖。逐漸調(diào)節(jié)RW，使IL增大至UOL=0.3V時(shí)，讀出IL值，N=IL/IIS=

。第六十頁，共八十六頁，編輯于2023年，星期日在TTL與非門中，由于與非門的開關(guān)時(shí)間及電路分布電容的存在，使與非門在信號傳輸過程中總有一定的延遲時(shí)間，如圖所示。四、傳輸延遲時(shí)間

第六十一頁，共八十六頁，編輯于2023年，星期日輸出電壓uO的波形滯后于輸入電壓ui波形的時(shí)間稱作傳輸延遲時(shí)間。從輸入電壓ui波形上升沿0.5Uim到輸出電壓uO下降沿0.5UOm之間的時(shí)間，稱作導(dǎo)通延遲時(shí)間，用tpHL表示。從輸入電壓ui下降沿0.5Uim處到輸出電壓uO上升沿0.5UOm之間的時(shí)間，稱作截止延遲時(shí)間，用tpLH表示。平均延遲時(shí)間tpd為tpHL和tpLH的平均值。

典型TTL與非門的tpd≈10ns，產(chǎn)品規(guī)定tpd≤50ns。第六十二頁，共八十六頁，編輯于2023年，星期日

CD4001平均傳輸時(shí)間tpd的測量：第六十三頁，共八十六頁，編輯于2023年，星期日按圖所示電路接線。圖中VDD=+5V，CP接連續(xù)脈沖。用雙蹤示波器觀察并記錄UO-Ui波形，測出CD4001芯片的tpd值。

若將圖的CD4001芯片改為CD4011芯片，測出CD4011芯片的tpd。并和TTL門電路的tpd比較，從中你得到什么結(jié)論？第六十四頁，共八十六頁，編輯于2023年，星期日數(shù)字電路的另外一項(xiàng)需要考慮的工作特性是功率損耗。IC的功率損耗等于芯片電源端(Vcc到地)提供的總功率。電源Vcc端輸入的電流稱為供電電流Icc。供電電流給定的兩個(gè)值為：ICCH和ICCL，用于表示輸出高電平和低電平時(shí)的供電電流，由于輸出總在高電平和低電平之間切換，假設(shè)占空比為50%(高電平和低電平各占一半)，可以使用Icc的平均值來確定功率損耗：PD=Vcc·Icc(平均值)。74LS系列的典型值2mW。五、功率損耗第六十五頁，共八十六頁，編輯于2023年，星期日三態(tài)輸出緩沖器74LS126的邏輯符號圖，功能測試及接線圖。六、TTL、TSL門的功能測試第六十六頁，共八十六頁，編輯于2023年，星期日第六十七頁，共八十六頁，編輯于2023年，星期日

圖中C端為緩沖器的控制端。

令C=1，A分別取0V，3.6V，用直流電壓表測出相應(yīng)的F值。

再令C=0，A分別取0V，3.6V，測出F端相應(yīng)的值。將測試的結(jié)果填入表中。表2.774LS126功能測試第六十八頁，共八十六頁，編輯于2023年，星期日

為了提高電路工作的可靠性，除了要求電路本身具有一定的噪聲容限外，還要采取必要的抑制干擾的措施。如電源要加濾波電路，退耦電路；布線合理，注意設(shè)備具有良好的地線；防止傳輸線的串?dāng)_，注意傳輸線的阻抗匹配，傳輸線加屏蔽等。通常在印刷電路板的電源輸入端接入10~100μF的電容進(jìn)行濾波，在印刷電路板上，每隔6~8個(gè)門加接一個(gè)0.01-0.1μF的電容對高頻進(jìn)行濾波。2.2

數(shù)字集成電路使用注意事項(xiàng)一、電源電壓及電源抗干擾第六十九頁，共八十六頁，編輯于2023年，星期日具有推拉輸出結(jié)構(gòu)的TTL門電路的輸出端不允許直接并聯(lián)使用。輸出端不允許直接接電源VCC或直接接地。使用時(shí)，輸出電流應(yīng)小于產(chǎn)品手冊上規(guī)定的最大值。三態(tài)輸出門的輸出端可并聯(lián)使用，但在同一時(shí)刻只能有一個(gè)門工作，其它門輸出處于高阻狀態(tài)。集電極開路門輸出端可并聯(lián)使用，但公共輸出端和VCC之間應(yīng)接負(fù)載電阻RL。輸出端所接負(fù)載，不能超過規(guī)定的扇出系數(shù)。CMOS電路輸出端不允許直接與電源VDD或與地(VSS)相連。二、輸出端的連接第七十頁，共八十六頁，編輯于2023年，星期日

TTL集成門電路使用時(shí)，對于閑置輸入端(不用的輸入端)一般不得懸空，主要是防止干擾信號從懸空輸入端引入電路，使電路工作不可靠。對于閑置輸入端的處理以不改變電路邏輯狀態(tài)及工作穩(wěn)定為原則。

三、閑置輸入端的處理第七十一頁，共八十六頁，編輯于2023年，星期日并聯(lián)使用剪斷或懸空直接接地注：

CMOS電路的閑置輸入端絕對不允許懸空第七十二頁，共八十六頁，編輯于2023年，星期日(1)連接要盡量短，最好用絞股線。(2)整體接地要好，地線要粗、短。(3)焊接前要先將各管腳引線合理成形，焊接時(shí)電路的各管腳引線要對準(zhǔn)印制電路板上相應(yīng)的位置。焊接以使用25W以下的電烙鐵為宜，焊接時(shí)間不可過長，不得使用酸性助焊劑。四、電路安裝接線和焊 接應(yīng)注意的問題第七十三頁，共八十六頁，編輯于2023年，星期日對74系列的TTL電路，輸入的高電平不小于2.4V，低電平不大于0.8V。當(dāng)輸出高電平時(shí)，輸出端不能碰地，否則會因電流過大而燒壞；輸出低電平時(shí)，輸出端不能碰電源VCC，否則，同樣也會將TTL門電路燒壞。不同系列集成門電路在同一系列中使用時(shí)，由于它們使用的電源電壓、輸入/輸出電平的高低不同，因此需加電平轉(zhuǎn)換電路。五、調(diào)試中應(yīng)注意的問題第七十四頁，共八十六頁，編輯于2023年，星期日1.若它們的電源電壓相同(VDD=VCC=5V)，則電源可直接連接，但由于TTL電路輸出高電平為3.4V，而CMOS電路要求輸入高電平為3.5V，因此可在TTL電2.3

集成門電路的實(shí)踐應(yīng)用2.3.1

接口電路一、當(dāng)TTL門電路的輸出端與CMOS門電路的輸入端連接時(shí)

第七十五頁，共八十六頁，編輯于2023年，星期日路的輸出端與電源之間接一個(gè)電阻RL以提高TTL電路的輸出電平，如圖(a)所示。第七十六頁，共八十六頁，編輯于2023年，星期日2.若CMOS電路的電源VDD高于TTL電路的電源VCC，要選用具有電平偏移功能的CMOS電路，如CC4049。其輸入端兼容TTL電路電平，而其輸出端為CMOS電路電平，如圖(b)所示。第七十七頁，共八十六頁，編輯于2023年，星期日3.TTL電路也可以采用OC門作為CMOS電路的驅(qū)動門，只要將OC門的外接電阻RL接到