例試設(shè)計一個邏輯電路

例：試設(shè)計一個邏輯電路，X=xn-1xn-2…x1x0是該電路得串行輸入信號，Z為它的輸出，表示X中包含的1個數(shù)。含1統(tǒng)計電路統(tǒng)計結(jié)果輸入序列X對于這樣一個看似十分簡單的邏輯電路，卻難以用狀態(tài)表對它進行描述，對于這樣一個n位的串行輸入序列，將有2n種不同的組合，顯然不能按當前已收到的序列來規(guī)定電路的狀態(tài)。如果這樣規(guī)定，則需要2n個狀態(tài)；顯然也不能按當前序列中已包含1的個數(shù)來規(guī)定狀態(tài)，如果這樣，則需要n+1個狀態(tài)，狀態(tài)表也將十分龐大。5-3硬件描述語言VHDL即：分析：2021/5/91

由電路功能直接導出狀態(tài)表的方法并非對所有的電路設(shè)計都是適用的，但如果從為實現(xiàn)上述功能必須完成的操作出發(fā)，問題就可能很容易解決。由此可見：(1)該電路為統(tǒng)計序列中含有的“1”的個數(shù)，必須包含有一個加1計數(shù)器。(2)僅當輸入信號為1時才進行加1計數(shù)，所以必須還應有判別操作，要做的工作就是設(shè)計判別電路和計數(shù)器，并配置相應的控制電路使它們能協(xié)調(diào)地工作，以完成預定的功能。2021/5/92開始Z0n0n

n+1x=1?n=N?Z

Z+1NYNY2021/5/93算法設(shè)計的思想：是把系統(tǒng)應實現(xiàn)的邏輯功能看作是應完成的某種運算或操作，若這一運算或操作十分復雜，則可以把它分解成若干個子運算或子操作系統(tǒng)的算法描述的特征。(1)含有若干個子運算，實現(xiàn)對數(shù)據(jù)或信息的存儲傳輸或處理。(2)具有相應的控制程序，控制各子運算的執(zhí)行順序。在導出算法流圖后，便可將電路劃分成數(shù)據(jù)處理單元和控制單元?？刂破饔婣計BZCPCRCRC1C2Xn=N?結(jié)束﹥﹥﹥2021/5/94硬件描述語言VHDL概述:

隨著超大規(guī)模集成電路工藝的發(fā)展，待設(shè)計電路的規(guī)模越來越大，傳統(tǒng)的手工藝已無發(fā)適應設(shè)計復雜數(shù)字系統(tǒng)的要求。然而超大規(guī)模集成電路的發(fā)展也推動了計算機技術(shù)和數(shù)字技術(shù)的發(fā)展，使人們有可能開發(fā)出功能強大的電子設(shè)計自動化(簡稱EDA)軟件，從而改變了人們的設(shè)計思想和設(shè)計方法，實現(xiàn)設(shè)計自動化。

數(shù)字系統(tǒng)設(shè)計歷來存在兩個分支，即：系統(tǒng)硬件設(shè)計和系統(tǒng)軟件設(shè)計，但是隨著計算機技術(shù)的發(fā)展和硬件描述語言HDL的出現(xiàn)，使這種情況又有新的變化，數(shù)字系統(tǒng)的硬件結(jié)構(gòu)及其行為完全可以用HDL語言來描述和生成，這樣即使是軟件設(shè)計人員也同樣可以方便的借助HDL語言，設(shè)計出符合要求的硬件系統(tǒng)。2021/5/95

另外也為數(shù)字系統(tǒng)的硬件、軟件協(xié)同設(shè)計打下了良好的基礎(chǔ)，數(shù)字系統(tǒng)的硬件、軟件設(shè)計可以在一開始就進行通盤考慮，進行早期仿真，這就大大提高了系統(tǒng)設(shè)計的效率。所謂硬件描述語言：就是可以描述硬件電路的功能、信號連接關(guān)系及定時關(guān)系的語言。2021/5/961.自下而上的設(shè)計方法1.自上而下的設(shè)計方法(核心是算法思想的設(shè)計)2.采用通用的邏輯元器件2.系統(tǒng)中可大量采用ASIC芯片3.在系統(tǒng)硬件設(shè)計的后期進行仿真和調(diào)試3.系統(tǒng)采用早期仿真，降低了硬件電路設(shè)計難度4.主要設(shè)計文件是原理圖4.主要設(shè)計文件是HDL編寫的源程序

傳統(tǒng)的系統(tǒng)硬件設(shè)計方法與利用硬件描述語言(HDL)的硬件電路設(shè)計方法的比較：2021/5/97第三步：系統(tǒng)調(diào)試從選擇具體的元器件開始，并用這些元器件進行邏輯電路設(shè)計，完成系統(tǒng)各獨立功能模塊，然后再連接。例：設(shè)計六進制計數(shù)器第一步：選擇器件第二步：電路設(shè)計S5S4S3S2S1S0/0/0/0/0/0/0Q3

Q2

Q1

Q3n+1

Q2n+1

Q1n+1

Z0000010001010001001100111000100101010100012021/5/981JQK2JQK3JQK&ZCP2021/5/99六進制計數(shù)器

LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;

PORT(clk,clr,en:INSTD_LOGIC;qa,qb,qc:OUTSTD_LOGIC);ENDcnt6;

cnt6clrclkqaen

qcqbENTITYcnt6IS2021/5/910

ARCHITECTURErtlOFcnt6IS

SIGNALq:STD_LOGIC_VECTOR(2DOWNTO0);

BEGIN

PROCESS(clk)VARIABLEq6:INTEGER;

BEGIN

IF(clk’EVENTANDclk=‘1’)THEN

IF(clr=‘0’)THENq6:=‘0’;ELSIF(en=‘1’)THEN

IF(q6=5)THENq6:=0;

2021/5/911

ELSEq6:=q6+1;

ENDIF;ENDIF;ENDIF;q<=CONV_STD_LOGIC_VECTOR(q6,3)qa<=q(0);qb<=q(1);qc<=q(2);

ENDPROCESS;ENDrtl;

2021/5/912第一層：是行為描述，（較小規(guī)模系統(tǒng)時常常省略）實質(zhì)是對整個系統(tǒng)的數(shù)學模型進行描述。第二層：是RTL(寄存器)描述，要想得到硬件的具體實現(xiàn)，必須將行為方式描述的VHDL程序改寫成RTL描述的VHDL程序。第三層：是邏輯綜合，將RTL描述的程序轉(zhuǎn)換成用基本邏輯元件(宏單元)表示的文件，相當于在人工設(shè)計硬件電路時，根據(jù)系統(tǒng)要求畫出了系統(tǒng)的電原理圖。2021/5/913一.VHDL語言描述數(shù)字系統(tǒng)的基本方法在電原理圖中如果要描述一個”與非”，會想到兩件事：&cba&cba(1)確定輸入輸出(2)確定功能同理：在VHDL中，所有的部件(小至一個門，大至一個CPU芯片或整個系統(tǒng))都是用設(shè)計實體(DesignEntity)來描述，設(shè)計實體是描述電路的基本方法。描述電路的輸入、輸出具體指明了對應的行為、元件及內(nèi)部的連接關(guān)系，即定義具體的功能。設(shè)計實體實體：構(gòu)造體：2021/5/9141.實體ENTITY

實體名

IS[類屬參數(shù)說明][端口說明]END

實體名*大寫字母表示實體描述的框架，所用的詞都是VHDL語言的保留用詞，是不可缺少和省略的部分(大小寫視為一樣，為區(qū)別，關(guān)鍵詞用大寫)。2021/5/915ENTITYmux2ISGENERIC(m:TIME:=1ns);PORT(d0,d1,se1:INBIT;q:OUTBIT);ENDmux2&&1>1d0d1se1q例：二選一選擇器電原理圖2021/5/916tmp2:=d1AND(NOTse1);tmp3:=tpm1ORtmp2;tmp<=tmp3Q<=tmpAFTERmENDPROCESS;ENDconnect;ARCHITECTUREconnectOFmux2ISSIGNALtmp:BIT;BEGINPROCESS(d0,d1,se1)VARIABLEtmp1,tmp2,tmp3:BIT;BEGINtmp1:=d0ANDse1;2021/5/917(1)類屬參數(shù)說明(必須放在端口說明之前，用于指定參數(shù))GENERIC(m:TIME:=1ns)該語句指定了構(gòu)造體內(nèi)m的值為1ns，這樣語句q<=tmpAFTERm；表示tmp經(jīng)1ns才送到q。即：GENERIC利用類屬參數(shù)為q建立一個延遲值。(2)端口說明

PORT(端口名{,端口名}:方向數(shù)據(jù)類型名 端口名{,端口名}:方向數(shù)據(jù)類型名);a)端口名:賦予每個外部引腳的名稱，通常用一個或幾個英文字母，或用英文字母加數(shù)字來命名之。2021/5/918b)端口方向: 方向定義含義IN輸入OUT輸出(內(nèi)部不可使用)INOUT雙向BUFFER輸出(內(nèi)部可再使用)LINKAGE不指定方向,無論哪 一方向都可連接dclkOUTqdclkq&BUFFER2021/5/919c)數(shù)據(jù)類型：POPT(d0,d1,sel:INBIT; q:OUTBIT; bus:OUTBIT-VECTOR(TDOWNTO0)*說明符號不同特別要注意d0,d1,sel,q都是BIT類型“0”或“1”，bus是BIT-VECTOR類型，由B7-B08位構(gòu)成

在VHDL中有10種標準數(shù)據(jù)類型，而在邏輯電路中常用到兩種：BIT或BIT-VECTOR(一組二進制數(shù)的值)。例：2021/5/920LIBRARYIEEE;USEIEEE.STD-LOGIC-1164.ALL;ENTITYmuISPOPT(d0,d1,sel:INSTD-LOGIC; q:OUTSTD-LOGIC;bus:OUTSTD-LOGIC-VECTOR(TDOWNTO0);ENDmu;STD-LOGIC代替BIT，類型不一樣。有9種。BIT在VHDL標準庫中存在，不用說明，STD-LOGIC在IEEE庫的1164集合中定義，必須加庫說明和包說明語句(在實體說明前)。2021/5/921ARCHITECTURE

構(gòu)造體名OF

實體名IS[定義語句]內(nèi)部信號,常數(shù),數(shù)據(jù)類型,函數(shù)等的定義;BEGIN[并行處理語句];END

構(gòu)造體名;(1)構(gòu)造體名稱的命名

可以由設(shè)計者自由命名,但大多數(shù)以行為(behaviur)、數(shù)據(jù)流(dateflow)、寄存器傳輸(rtl)或者結(jié)構(gòu)(structural)、方程(funct)來命名，使得閱讀者能直接進入設(shè)計者所采用的描述方式。例：ARCHITECTURESTRUC/connectOFMUXIS表明connet是從屬于MUX的結(jié)構(gòu)體。2.構(gòu)造體2021/5/922(2)定義語句

位于ARCHITECTURE和BEGIN之間，用于對構(gòu)造體內(nèi)部所使用的數(shù)據(jù)對象進行定義。VHDL中由四類對象：SIGNAL(信號)、VARIABLB(變量)、CONSTANT(常量)、FILE(文件)。對象的說明格式為：對象類別標示符表;子類型標示[:=初值]數(shù)據(jù)類型可缺省SIGNALclock:BIT;VARIABLEi:INTEGER:=13CONSTANTdelay:TIME:=5ns例：2021/5/923

信號類型的對象相當于元件之間的連線，端口說明中的對象均為信號類型可不作說明，但需指明流向，而在結(jié)構(gòu)體中則不需說明由內(nèi)部信號流向決定。VHDL有很強的數(shù)據(jù)類型，但一個對象只能有一種類型，施加于該對象的操作必須與該類型匹配(類型、位長)(a)標準的數(shù)據(jù)類型10種整數(shù)、實數(shù)、位、位矢量、布爾量、字符、時間、錯誤等級、自然數(shù)、字符串。2021/5/924(b)用戶定義的數(shù)據(jù)類型例：TYPEweekIS(sun,mon,tue,wed,thu,fri,sat);(c)用戶定義的子類型SUBTYPEiobusISSTD-LOGIC-VECTOR(7DOWNTO0);TYPE數(shù)據(jù)類型名{,數(shù)據(jù)類型名}數(shù)據(jù)類型定義,格式：整型、浮點型、枚舉型、時間型等。定義了一個week的數(shù)據(jù)類型，比使用代碼0、1直觀方便多了。用戶對已定義的數(shù)據(jù)類型，作一些范圍的限制形成的一種新的數(shù)據(jù)類型.。格式：SUBTYPE子類型名IS數(shù)據(jù)類型名[范圍]例：2021/5/9253.運算操作符分三類見P278表5-3-1算術(shù)運算符、關(guān)系運算符、邏輯運算符2021/5/926二.VHDL語言的基本設(shè)計單元構(gòu)成分五部分：庫說明、集合說明、實體描述、構(gòu)造體描述和配置描述。LIBRARYIEEE;USEIEEE.STD-LOGIC-1164.ALL;ENTITYmux2ISPOPT(d0,d1,sel:INSTD-LOGIC; q:OUTSTD-LOGIC);ENDmux2ARCHITECTURErtlOFmux2ISBEGINPROCESS(d0,d1,sel)VARIABLEtmp1,tmp2,tmp3:STD-LOGIC;庫說明(因為使用了IEEE庫中定義的集合)包集合說明STD-LOGIC數(shù)據(jù)類型在1164集合中定義實體說明構(gòu)造體說明例：一個完整的設(shè)計單元構(gòu)成2021/5/927BEGINtmp1:=d0ANDsel;tmp2:=d1AND(NOTsel);tmp3:=tmp1ORtmp2;ENDPROCESS;ENDtrl;ARCHITECTURErtlOFmux2ISENDtrl2;CONFIGURATIONrtl-mux2OFmux2ISFORtrl1ENDFOR;ENDrtl-mux2;…..構(gòu)造體說明配置說明

在本例題中包含了一個實體和兩個構(gòu)造體，配置說明編譯時應選中rtl1構(gòu)造體，如只有一個，配置說明可省。2021/5/9281.構(gòu)造體的子結(jié)構(gòu)描述

在規(guī)模較大的電路設(shè)計中，全部電路都用唯一的一個模塊來描述是非常不方便的。為此，電路設(shè)計者總希望將整個電路分成若干個相對比較獨立的模塊來進行電路的描述。這樣一個構(gòu)造體可以用幾個子結(jié)構(gòu)，即：相對比較獨立的模塊來構(gòu)成。VHDL可以有三種形式的子結(jié)構(gòu)描述語句BLOCK、PROCESS、SUBPROGRAMS(a)進程語句PROCESS[進程標號:]PROCESS[(敏感信號)][IS] <說明區(qū)>:用以說明數(shù)據(jù)類型,子程序,變量 BEGIN <順序語句> ENDPROCESS[進程標號] 格式：2021/5/929進程語句用于描述一個操作過程，進程內(nèi)部是順序執(zhí)行的。敏感信號：對相對獨立執(zhí)行的并行語句進行協(xié)調(diào)，實行同步和異步操作。僅當敏感信號發(fā)生變化時，才被激活。例：P282-283(b)斷言語句ASSERTASSERT語句等價于一個進程語句，它不作任何操作，僅用以判斷某一條件是否成立，若不成立，則報告一串信息給設(shè)計師。故稱之為斷言語句。例：P2842021/5/9302.構(gòu)造體的結(jié)構(gòu)描述方式

所謂構(gòu)造體的結(jié)構(gòu)描述方式，就是在多層次的設(shè)計中，高層次的設(shè)計模塊調(diào)用低層次的設(shè)計模塊，或者直接用電路設(shè)計單元來構(gòu)成一個復雜的邏輯電路的描述方式.。 ENTITYmux2ISPORT(d0,d1,sel:INBIN; q:OUTBIT);例：&&&>1U1d1seld0U3U2nselabaaqENDmux22021/5/931ARCHITECTURESTRUCTOFmux2ISCOMPONENTand2PORT(a,b:INBIT; c:OUTBIT;ENDCOMPONENT;COMPONENTor2PORT(a,b:INBIT; c:OUTBIT);ENDCOMPONENT;*COPONENT為實體內(nèi)部元件的說明，指明了在該電路中所使用的已生成的模塊，供本構(gòu)造體調(diào)用。*用PORTMAP()語句將生成的模塊端口與所設(shè)計的各模塊端口聯(lián)系起來*SIGNA