直接數(shù)字頻率合成技術(shù)

直接數(shù)字頻率合成技術(shù)第一頁，共五十三頁，編輯于2023年，星期日

（一）原理

一個頻譜純凈的單頻信號可表示如下

這種單頻信號的主要特性是，它的相位是時間的連續(xù)函數(shù)，即

相位函數(shù)對時間的導(dǎo)數(shù)是常數(shù)它就是信號的頻率。（3-4）（3-1）（3-2）（3-3）第二頁，共五十三頁，編輯于2023年，星期日

信號波形和相位函數(shù)如圖3-6

所示。相位函數(shù)是一條直線，它的斜率就是信號的頻率。圖3-6單頻信號的波形與相位函數(shù)第三頁，共五十三頁，編輯于2023年，星期日

如果對（3-2）式進行采樣，且采樣周期為

Tc（采樣頻率為fc=1/Tc)，則可得到離散的波形序列：

u*(n)=sin(2πf0nTc)（n=0,１,２,３???)（3-5）相應(yīng)的離散相位序列為

θ*(n)=2πf0nTc=n·Δθ

（n=0，１，２，３???)（3-6）式中Δθ=２π

f0Tc=2π

f0/fc（3-7）

是連續(xù)兩次采樣之間的相位增量。此離散波形序列和離散相位序列如圖3-6中的黑點所示。若采樣值在采樣間隔內(nèi)進行保持，則如圖3-6中虛線所示。波形和相位都為階梯波形。第四頁，共五十三頁，編輯于2023年，星期日

根據(jù)采樣定理，只要

f0/fc<1/２（3-8）從式（3-5)中的離散序列即可唯一地恢復(fù)出式（3-2）的模擬信號。保持的作用是使模擬信號的分量加大，且將采樣形成的高次諧波分量大大地抑制，對模擬信號的恢復(fù)十分有利。因此,欲合成式（3-2）所表示的模擬信號，可首先生成與其相對應(yīng)的階梯信號，再經(jīng)濾波器即可得到。從式（3-3）知，相位函數(shù)的斜率決定了信號的頻率。從式（3-5）和（3-6）可見，決定相位函數(shù)斜率的則是兩次連續(xù)采樣之間的相位增量Δθ。因此，只要控制這個相位增量即可控制合成信號的頻率。第五頁，共五十三頁，編輯于2023年，星期日

現(xiàn)將整個周期的相位2π分割為M等份，則每一份為（3-9）即為可選擇的最小相位增量，若每次的相位增量就取δ，此時相位增量的斜率最小，得到最低的頻率輸出

經(jīng)濾波后得到合成信號為若每次的相位增量選擇為δ的K倍，即可得到信號頻率（3-10）（3-11）（3-12）第六頁，共五十三頁，編輯于2023年，星期日

相應(yīng)的模擬信號為（3-13）

式中，M和K都是正整數(shù)，根據(jù)采樣定理，K的最大取值應(yīng)小于M的二分之一。

K分別取值為1、2、3時的相位函數(shù)與波形如圖3-7所示。綜上所述，在采樣頻率一定的條件之下，可以通過控制兩次連續(xù)采樣之間的相位增量（不得大于π），來改變所得到離散波形序列的頻率，經(jīng)保持和濾波之后，可唯一地恢復(fù)出此頻率的模擬信號。這就是直接數(shù)字頻率合成的原理。第七頁，共五十三頁，編輯于2023年，星期日圖3-7不同相位增量時的波形第八頁，共五十三頁，編輯于2023年，星期日

依據(jù)上述原理，為合成所需頻率的模擬信號，必須解決以下一些技術(shù)問題：①需控制每次采樣的相位增量，并輸出模2π的累加相位。這可以用相位累加器來完成；

②將模2π的累加相位變換成相應(yīng)的正弦函數(shù)值的幅度，這里幅度可先用代碼表示，這可以用一只讀存儲器ROM來存儲一個正弦函數(shù)表的幅值代碼；

③用幅度代碼變換成模擬電壓，這可由數(shù)模變換器DAC來完成；

④相位累加器輸出的累加相位在兩次采樣的間隔時間內(nèi)是保持的，最終從DAC輸出的電壓是經(jīng)保持的階梯波。（二）組成第九頁，共五十三頁，編輯于2023年，星期日

⑤階梯波電壓經(jīng)低通濾波器之后才能獲得所需的模擬電壓輸出。因此，直接數(shù)字頻率合成器的基本組成應(yīng)如圖3-8所示。

圖3-8DDS的組成第十頁，共五十三頁，編輯于2023年，星期日

1.相位累加

相位累加可用一累加器來完成。用一N位字長的累加器，則M=2N，將一整周期的相位分割成最小增量為δ=2π/2N的M

個離散相位，它的代碼為0至2N-1。累加器的基本結(jié)構(gòu)如圖3-9所示。它由M進制加法器和并行數(shù)據(jù)寄存器組成，在時鐘fc

的作用下可對輸入數(shù)據(jù)K進行累加。當K=1時，即相當于每次的相位增量為δ=2π/M

。一般情況下控制每次的相位增量為Kδ，累加器輸出即為經(jīng)累加后的累積相位（模2π)的代碼，成為相位碼，是一個離散的序列。第十一頁，共五十三頁，編輯于2023年，星期日

圖3-9累加器的基本結(jié)構(gòu)

圖3-10是一個4位字長的累加器，加法器是四位二進制組成的十六進制，它的累加輸出為第十二頁，共五十三頁，編輯于2023年，星期日圖3-10十六進制累加器第十三頁，共五十三頁，編輯于2023年，星期日

式中C0、C1、C2、C3是二進制加法器1、2、3、4的進位位，四位寄存器的

D1D2D3D4=Σ4Σ3Σ2Σ1

輸入數(shù)據(jù)K決定了每次累加的相位增量，在一定的時鐘頻率下，也就決定了合成信號頻率f0=K

fc/24，故K

被稱為頻率控制字。設(shè)頻率控制字K=A4A3A2A1=0001，則第一個時鐘脈沖到來后，輸出Q4Q3Q2Q1=0001；第二個時鐘脈沖到來后，輸出為0010；輸出相位碼按0000→0001→0010→0011→…→1101→1110→1111→0000，需16個時鐘脈沖累加器才能滿量，相位碼完成一個周期循環(huán)。第十四頁，共五十三頁，編輯于2023年，星期日

若頻率控制字K=A4A3A2A1=0010，則在時鐘脈沖作用下，累加器輸出的相位碼依次是0000→0010→0100→0110→…→1110→0000，只需8個時鐘脈沖累加器輸出相位碼即可完成一次循環(huán)?？梢婎l率控制字加大一倍，累加器的增長速率隨之加大一倍，輸出信號頻率也就加大一倍。

2.相位與幅度的變換

累加器輸出的相位碼，需先經(jīng)過一個相位碼/幅度碼變換裝置之后，再經(jīng)數(shù)/模變換生成階梯波，最后通過低通濾波器才能得到所需的模擬電壓。第十五頁，共五十三頁，編輯于2023年，星期日

顯然，構(gòu)成相位與幅度變換的電路應(yīng)由只讀存儲器ROM數(shù)模轉(zhuǎn)換器DAC和低通濾波器LPF三部分器件來共同完成，如圖3-11所示。圖3-11相位/幅度變換裝置

假設(shè)DAC的輸入幅度碼是四位，則它的輸出幅度與輸入幅度碼之間的關(guān)系是按線性變化的，如表3-1所示。第十六頁，共五十三頁，編輯于2023年，星期日表3-1二進制幅度碼十進制幅度二進制幅度碼十進制幅度00000.000010000.500000010.062510010.526500100.125010100.625000110.187510110.687501000.250011000.750001010.312511010.812501100.375011100.875001110.437511110.9375第十七頁，共五十三頁，編輯于2023年，星期日

四位相位碼所對應(yīng)的相位量，以及此相位量條件下按正弦函數(shù)計算所得的幅度值如表3-2所示。表3-2相位碼相位正弦幅度相位碼相位正弦幅度0000π/160.195100017π/16-0.19500013π/160.556100119π/16-0.55600105π/160.831101021π/16-0.83100117π/160.980101123π/16-0.98001009π/160.980110025π/16-0.980010111π/160.831110127π/16-0.831011013π/160.556111029π/16-0.556011115π/160.195111131π/16-0.195第十八頁，共五十三頁，編輯于2023年，星期日

須注意兩點：

⑴.正弦波的幅度是有正負的，而數(shù)模轉(zhuǎn)換的如表3-1以0～1為取值，故需加一位極性標記，在相位量等于π～2π時對DAC的輸出作極性變換。為避免負電壓輸出，可輸出1+sinθ；

⑵.表3-2的正弦幅度是對幅度為0～1的連續(xù)正弦信號的取值，可以是0～1之間的任意值，而

DAC

的輸出是量化的值，在這里只有24=16種取值，可能存儲的只是這些值中取一個最接近所要求的值，這就必定會出現(xiàn)所謂的量化誤差。例如θ

=0～π

間可能的取如表3-3所示，誤差是顯而易見的，不難想象，DAC的位數(shù)越多，量化誤差也就越小。第十九頁，共五十三頁，編輯于2023年，星期日表3-3相位碼正弦波幅度幅度碼量化的幅值量化誤差00000.195100110.1875+0.007600010.555610010.5625-0.006900100.831511010.8125+0.019000110.980811110.9375+0.043301000.980811110.9375+0.043301010.831511010.8125+0.019000010.555610010.5625-0.006900000.195100110.1875+0.0076第二十頁，共五十三頁，編輯于2023年，星期日時序相位碼相位θsinθ幅度碼DAC輸出≈sin極性標記輸出1+sinθ00000π/16+0.195100110.18750+1.1875100013π/16+0.555610010.56250+1.5625200105π/16+0.831611010.81250+1.8125300117π/16+0.980811110.93750+1.9375401009π/16+0.980811110.93750+1.93755010111π/16+0.831611010.81250+1.81256011013π/16+0.555610010.56250+1.56257011115π/16+0.195100110.18750+1.1875表3-4第二十一頁，共五十三頁，編輯于2023年，星期日8100017π/16-0.195100110.18751+0.81259100119π/16-0.555610010.56251+0.437510101021π/16-0.831611010.81251+0.187511101123π/16-0.980811110.93751+0.062512110025π/16-0.980811110.93751+0.062513110127π/16-0.831611010.81251+0.187514111029π/16-0.555610010.56251+0.437515111131π/16-0.195100110.81751+0.8125續(xù)表3-4第二十二頁，共五十三頁，編輯于2023年，星期日

在相位碼和幅度碼都是四位的情況下，所得的

DAC

輸出示于表3-4。表中DAC的輸出再經(jīng)極性標記位，當標記位為“1”時，將DAC

的輸出求補，當標記位為“0”時，將DAC

輸出加1，即可得到最后的輸出。以上分析中認為在ROM

中存儲了整周期的正弦函數(shù)表，實際中這是不需要的。由于正弦函數(shù)具有對稱性，所以可以用0～π/2內(nèi)的幅度值來表示0～2π內(nèi)的幅度值，最高兩位地址碼用來表示象限。第二十三頁，共五十三頁，編輯于2023年，星期日

“

00

”為第Ⅰ象限；“

01

”為第Ⅱ象限；“

10

”為第Ⅲ象限；“

11

”為第Ⅳ象限。相位碼的第一位就是極性標記，“

0

”為正極性，“

1

”

為負極性。具體的象限和極性求補電路這里不再詳述。實際應(yīng)用中為了減小相位量化噪聲，相位碼的位數(shù)要多得多，相應(yīng)的ROM存儲容量很大，為減少所需的ROM存儲容量有很多辦法。為減少幅度量化噪聲，DAC的位數(shù)實際上也要多得多。下面介紹0～π/2內(nèi)的ROM壓縮存儲技術(shù)。第二十四頁，共五十三頁，編輯于2023年，星期日

3.正弦查詢表ROM

壓縮存儲技術(shù)

由前分析可看出，DDS

查詢表ROM所存儲的數(shù)據(jù)是每一個相位所對應(yīng)的二進制數(shù)字正弦幅值，在每一個時鐘周期內(nèi)，相位累加器輸出序列的高

P

位對其尋址，最后輸出為該相位對應(yīng)的二進制正弦幅值序列?？梢钥闯觯琑OM的存儲量為2P×S

比特。其中

P

為相位累加器的輸出位數(shù)，S

為ROM

的輸出位數(shù)。若P=12，S=8，可以算出ROM的容量為32768比特。在一塊DDS芯片上集成這么大的ROM

會使成本提高、功耗增大、可靠性下降，所以有了許多的壓縮

ROM

容量的方法。第二十五頁，共五十三頁，編輯于2023年，星期日

⑴.

Sunderland

結(jié)構(gòu)

Sunderland結(jié)構(gòu)利用了三角函數(shù)近似的方法，如圖3-12所示。它是將相位累加器輸出的地址分為A、B、C三部分，再將地址為

Pbit的ROM換成兩個地址位數(shù)為A+B和A+C的ROM，最后將兩個ROM

的輸出相加重建正弦函數(shù)。圖3-12Sunderland結(jié)構(gòu)示意圖第二十六頁，共五十三頁，編輯于2023年，星期日

設(shè)

?

象限正弦函數(shù)的相位為Φ=α+β+γ，其中α、β、γ對應(yīng)的字長位數(shù)分別為A，B，C，它們之間滿足關(guān)系：

α<π/2,β<π/2(2-A),γ<(2-(A+B))

則可以推導(dǎo)出由于β、γ均很小，故上式可以近似為

這種方法的存儲量壓縮比為12：1。第二十七頁，共五十三頁，編輯于2023年，星期日

改進型的Sunderland結(jié)構(gòu)

它采用了另一種方式選擇ROM存儲的取樣值。該技術(shù)仍采用粗調(diào)ROM和細調(diào)ROM的兩個ROM存儲結(jié)構(gòu)，粗調(diào)ROM產(chǎn)生相位分辨率的基本取樣，然后在這些基本取樣直接應(yīng)用細調(diào)ROM通過內(nèi)插的形式提供精細的相位分辨率，而且A，B，C的值由計算機折中考慮壓縮ROM容量和改善雜散性能兩個因素，通過優(yōu)化來決定。第二十八頁，共五十三頁，編輯于2023年，星期日

⑵.sinθ–θ法

sinθ–θ法是將查詢表ROM中存儲的函數(shù)由正弦函數(shù)變?yōu)?/p>

可以算得f(Φ)的最大值約為0.21，故

上述算法可以比存儲正弦函數(shù)幅度的字長節(jié)省2bits。不過，這種方法需要增加一個加法器執(zhí)行重構(gòu)函數(shù)運算：

所以上述算法的優(yōu)點是用增加系統(tǒng)復(fù)雜性換來的。第二十九頁，共五十三頁，編輯于2023年，星期日

⑶.泰勒級數(shù)近似法

這種方法將相位值Φ分為兩部分α和Φ–α，在Φ=α處展開正弦函數(shù)為泰勒級數(shù)：圖3-13給出了泰勒級數(shù)中軀前三項近似時的機構(gòu)示意圖圖3-13泰勒級數(shù)近似法第三十頁，共五十三頁，編輯于2023年，星期日

著名的頻率合成芯片制造商QUALCOMM公司的DDS芯片內(nèi)就采用了泰勒級數(shù)近似的ROM結(jié)構(gòu)。除此之外，的壓縮存儲結(jié)構(gòu)及算法還有很多種，例如Nicholas結(jié)構(gòu)、Cordic算法、雙三角近似等等，這里就不一一加以介紹了。第三十一頁，共五十三頁，編輯于2023年，星期日

（三）DDS的性能

DDS的頻率合成原理及實現(xiàn)技術(shù)與傳統(tǒng)的直接合成DS和鎖相合成完全不同，在性能上也很獨特。

1.相對帶寬當頻率控制字K=1時，最低輸出頻率為（3-14）式中M=2N，當累加器字長

N很大時，最低輸出頻率達Hz、mHz

量級都是不困難的，可認為DDS的最低合成頻率接近于零頻。

DDS的最高輸出頻率受限于時鐘頻率fc和采樣定理，即（3-15）在實際應(yīng)用中，考慮到輸出濾波器的非理想特性，一般采用（3-16）第三十二頁，共五十三頁，編輯于2023年，星期日這樣，DDS的相對帶寬為這是一個極大的數(shù)字，是傳統(tǒng)頻率合成技術(shù)所無可比擬的。

2.頻率分辯率

DDS的最小頻率步進量就是它的最低輸出頻率，即

也可以采用十進制的相位累加器，那么M=10N?？梢娭灰奂悠饔凶銐虻淖珠L，實現(xiàn)非常精密的分辨率也沒有多大的困難，正像全面介紹的一樣，可達Hz、mHz、甚至μHz

的頻率步進量。是傳統(tǒng)頻率合成技術(shù)所無可達到的。第三十三頁，共五十三頁，編輯于2023年，星期日3.頻率轉(zhuǎn)換時間

DDS的頻率轉(zhuǎn)換時間近似認為是即時的，這是因為它的相位序列在時間上是離散的。在頻率控制字K

改變以后，要經(jīng)一個時鐘周期之后才能按新的相位增量累加，所以可以說它的頻率轉(zhuǎn)換時間就是頻率控制字的傳輸時間，即一個時鐘周期Tc=1/fc。目前，集成DDS產(chǎn)品的頻率轉(zhuǎn)換時間可達10ns的量級。這是常用鎖相頻率合成所無法達到的。

4.頻率轉(zhuǎn)換時的相位連續(xù)性

當頻率控制字從K1變?yōu)镵2之后，它是在已有的累加相位nK1δ之上，再每次累加K2δ，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率瞬間其斜率發(fā)生了突變，因而保持了輸出信號相位的連續(xù)性。這一點對利用相位信息的那些系統(tǒng)很重要。第三十四頁，共五十三頁，編輯于2023年，星期日

相位連續(xù)可避免信息的丟失，相位不連續(xù)回導(dǎo)致頻譜的擴散，不利于頻譜資源的有效利用。

5.可輸出正交信號

有些應(yīng)用場合要用到正交信號輸出，即同時輸出

s1(t)=sin(2πf0t)和s2(t)=cos(2πf0t)

在DDS中，只要分別在兩個ROM中存儲sinθ和cosθ兩個函數(shù)表，即可同時輸出正交信號，實現(xiàn)框圖如

3-14

所示。圖3-14可輸出正交信號的DDS框圖第三十五頁，共五十三頁，編輯于2023年，星期日

6.可輸出任意波形

在圖3-9中ROM存儲好了正弦波和余弦波，就可以輸出正交信號，以此類推，若在ROM中存儲其它所需的波形函數(shù)表，DDS即可輸出相應(yīng)的周期性的波形，因此，更新ROM中的數(shù)據(jù)，使DDS輸出方波、三角波、鋸齒波等等。

7.調(diào)制性能

由于DDS是全數(shù)字的，用頻率控制字K可直接調(diào)整輸出信號的頻率與相位，所以很易于在DDS上實現(xiàn)數(shù)字調(diào)頻和調(diào)相，很多DDS產(chǎn)品都具有數(shù)字調(diào)制功能。

8.噪聲與雜散

因為DDS是數(shù)字技術(shù)，先構(gòu)成離散信號，再變換成模擬信號輸出，因而噪聲與雜散的存在是必然的。這是我們要特別關(guān)注的。第三十六頁，共五十三頁，編輯于2023年，星期日

DDS的不足之處主要有兩點：一是雜散分量豐富，這些雜散分量主要是由相位舍位、幅度量化和DAC的非理想特性引起；二是輸出頻帶受限，

DDS的最高輸出頻率一般限制在

0.4fc以下，但隨著高速ECL和器件GaAs的出現(xiàn)，頻帶限制已明顯改善。

9．DDS與PLL的比較

DDS和PLL是兩種頻率合成技術(shù)，其頻率合成的方式是不同的。DDS是一種全數(shù)字開環(huán)系統(tǒng)，而PLL是一種模擬閉環(huán)系統(tǒng)。由于合成的方式不同，因而都具有其特有的優(yōu)點和不足，從設(shè)計DDS和PLL需考慮因素的比較就可以看出這兩種頻率合成技術(shù)的差異。第三十七頁，共五十三頁，編輯于2023年，星期日

在PLL中，頻率分辨率是不會很高的，其分辨率的高低還與其他的性能指標有關(guān)。而DDS的分辨率只取決于相位累加器長度N

和時鐘頻率fc，可以做到mHz;

從建立時間方面來看，DDS是非常小的，可達ns級，而PLL由于閉環(huán)的原因建立時間較長，一般在ms級;

在輸出帶寬上，DDS與fc有關(guān)，輸出頻率fo≤fc/

2，而PLL一般fo>fc。DDS輸出可認為是低通信號，而PLL輸出可認為是帶通信號。頻率覆蓋范圍是這兩種技術(shù)都要考慮的問題;第三十八頁，共五十三頁，編輯于2023年，星期日

在頻率純度上，DDS由于fo≤fc/2，相對于參考頻率源其相位噪聲以20lg（fo/fc）改善，因此只考慮雜散信號的影響；而PLL要考慮相位噪聲和雜散信號的影響，這兩種影響譜純度的因素與PLL的環(huán)路參數(shù)有關(guān)。復(fù)雜度、功耗和成本是這兩種技術(shù)都必須考慮的問題。

DDS和PLL這兩種頻率合成方式不同，各有其獨有的特點，不能相互代替，但可以相互補充。將這兩種技術(shù)相結(jié)合，可以達到單一技術(shù)難以達到的結(jié)果。第三十九頁，共五十三頁，編輯于2023年，星期日

例

DDS/DS混合方案

用DDS在較低的頻段上合成fDmin～

fDmax，再與一個較高的頻率fL在混頻器中作上變頻，得到較高頻段上的輸出。

f0=(fL+fDmin)～(fL+fDmax)

混合方案如圖3-17所示。DDSfDfLBPFf0圖3-17DDS/DS混合方案

第四十頁，共五十三頁，編輯于2023年，星期日

在這里要注意的是，混頻器輸出的和頻與差頻的頻率間隔是2fD，為使后置帶通濾波器BPF能在通過fL+fD分量的同時能有效地抑制fL-fD分量，混頻比fL/fD不能過大。例如，圖3-13的DDS/DS混合頻率合成器，DDS的帶寬是10MHz，即fD=7～17MHz，要求合成輸出f0=187～227MHz，若采用一次上變頻，混頻比就過大，圖中采用了兩次上變頻，第一次混頻比在3.5～10之間，第二次混頻比在0.9～1.37之間，這樣才有利于濾除鏡像頻率。第四十一頁，共五十三頁，編輯于2023年，星期日DDS60MHz70MHz120MHz140MHz67～77MHz77～87MHz187～227MHz187～227MHzBPFBPFBPFfDf0圖3-13DDS/DS

頻率合成器實例第四十二頁，共五十三頁，編輯于2023年，星期日

例

由激勵組合方案實現(xiàn)的頻率合成器的方框圖如圖3-18所示。若輸出頻率fc的頻率范圍是50－65MHz，頻率間隔為25kHz，鎖相環(huán)固定分頻比NP=5，DDS的時鐘頻率為fc=50MHz，相位累加器的位數(shù)N=32，則

①試求DDS的頻率分辨率；②試求DDS的輸出頻率fDr和頻率控制字K的范圍。圖3-18DDS激勵PLL的頻率合成器組成框圖頻率控制字KDDSPDLFVCO÷NPfcfDrf0第四十三頁，共五十三頁，編輯于2023年，星期日

題意分析：由題圖顯見,DDS的輸出fDr是PLL的參考頻率,而PLL是一個倍頻鎖相環(huán),且兼有信號過濾、放大、波形轉(zhuǎn)換等功能。根據(jù)倍頻鎖相環(huán)的工作原理，當PLL鎖定時有f0=

NP

fDr

，變換形式后則有fDr=f0/NP

。具有非常高的頻率分辨率是DDS合成法最主要的優(yōu)點之一,從對DDS的分析知,當時鐘頻率fc

確定后,DDS輸出的頻率分辨力由相位累加器的位數(shù)確定,題中選擇了32位相位累加器。所以DDS的頻率分辨力為Δf=fc/232；根據(jù)DDS的原理：fDr=kfc/232

計算K的公式為K=

fDr×232

/

fc

。第四十四頁，共五十三頁，編輯于2023年，星期日

解：①已知fc=50MHz

，N=32，2N=4.29×109將其代入DDS頻率分辨力的公式，可得

Δf=fc/232=0.212Hz

②PLL鎖定時有fDr=f0/NP=10～13MHz

③因為fDr=kfc/232

，所以k=

fDr×232

/

fc

代入數(shù)據(jù)可得

所以，K的取值范圍是86×107～112×107

第四十五頁，共五十三頁，編輯于2023年，星期日

應(yīng)用該方案要注意兩個問題。其一是當倍頻值N變化時，輸出分辨率也隨之變化，若要保持輸出的頻率步進保持不變，就必須在改變

N的同時相應(yīng)調(diào)整DDS的輸出步進量，實際應(yīng)用中可能有些麻煩。二是在倍頻過程中，DDS輸出的相位噪聲、寄生調(diào)頻和調(diào)相都將倍增，使最終輸出的噪聲和雜散性能變壞，在設(shè)計頻譜純度要求很高的頻率合成器時，這一點要特別注意，需經(jīng)過嚴格的計算。第四十六頁，共五十三頁，編輯于2023年，星期日

討論：

①DDS與PLL各有其獨有的特點，DDS具有頻率分辨力高、頻率轉(zhuǎn)換時間快、輸出相位連續(xù)等優(yōu)點，但同時DDS又有輸出雜散大，輸出帶寬受限的特點；相反地，PLL頻率合成器具有相位噪聲低、輸出頻帶寬的優(yōu)點，但PLL的頻率分辨力與頻率轉(zhuǎn)換時間二者間的矛盾較為突出。將DDS和PLL相結(jié)合，發(fā)揮了它們各自的長處而又彌補了對方的不足，將兩者結(jié)合達到了某一技術(shù)難以達到的結(jié)果。

②當PLL是固定倍頻環(huán)時，鎖相環(huán)輸出把DDS輸出的頻段增加了NP倍。參考頻率可以做到以極小的階躍（0.012Hz）改變，所以合成器仍能得到極高的頻率分辨力