江南大學數(shù)電題庫(部分)

精品文檔一． 單項選擇題1.FCDCE的最簡與或式為()DEA.FCDCEDEB.CDCEC.CEDED.FCDE2.ABACBC，與它功能相等的函數(shù)表達式為()A.ABB.ABACC.ABBCD.AB+C17.CDECEDE，與它功能相等的函數(shù)表達式為（）A.EB.CDEC.CED.DE28.下列四組邏輯運算中，全部正確的一組是（）A.ABAB，A+BC=(A+B)(A+C)B.A B A B，(AB)C=A(BC)C.A+BC=AB+AC ，A(B+C)=AB+ACD.AABAB，ABACBCDABAC37.邏輯函數(shù)FABCACBC的最簡與或式為（）A.F1B.FABCACBCC.CD.FBCACBC38.FBCBD的與或非表達式為（）A.FBCBDB.FBCBDC.FBDBCD.FBDBC56.FABCABCABCABC的最簡與或式為()A.FABABCABCB.FABBCABCC.FABABCACD.FABBCAC精品文檔精品文檔57. F A B C D，與其功能相等的表達式為 ( )A. CD CD B.CD CD C.CD D. CD61.與函數(shù)CD CD 功能相等的表達式為（ ）A. F A B C D B. F A B C DC. F ABCD D. F AB C D3.(67)10所對應的二進制和十六進制數(shù)為()A.(1100001)2,(61)16B.(1000011)2,(43)16C.(1100001)2,(C2)16D.(1000011)2,(86)1652.(01100100)8421BCD碼對應的十進制數(shù)是()A.64B.100C.34D.2471.與(28)10不相等的數(shù)是()A.(00101000)8421BCDB.(35.8)16C.(1A)2D.(34)883.(01100100)8421BCD碼對應的十進制數(shù)是()A.64B.34C.100D.2491．(01101000)8421BCD碼對應的十進制數(shù)是（）A.68B.38C.105D.24()碼的特點是相鄰兩個代碼之間僅有一位不同。A.BCD碼B.余3碼C.奇偶校驗碼D.格雷碼18.在BCD碼中，屬于有權碼的編碼是（）A.余3碼B.循環(huán)碼C.格雷碼D.8421碼16.與二進制數(shù)（11011010B相對應的十進制數(shù)為（）A.106B.218C.232D.3324.JK觸發(fā)器在CP時鐘脈沖作用下，不能實現(xiàn)Qn+1=Qn的輸入信號是()A.J=Qn,K=QnB.J=Qn,K=QnC.J=Qn,K=1D.J=1,K=Qn20.JK觸發(fā)器在CP時鐘脈沖作用下，不能實現(xiàn)Qn+1=1的輸入信號是()A.J=1,K=0B.J=K=QnC.J=Qn,K=0D.J=K=149.觸發(fā)器是一種()A.單穩(wěn)態(tài)電路B.雙穩(wěn)態(tài)電路C.三態(tài)電路D.無穩(wěn)態(tài)電路在RD=SD=“1”時，基本RS觸發(fā)器（）A. 置“0” B.置“1”C. 保持原狀態(tài) D.狀態(tài)不定79. 在R=“1”，S=“0”時，基本 RS觸發(fā)器 （ ）D DA.置“0” B. 置“1” C. 保持原狀態(tài) D.不定精品文檔精品文檔95. 在RD=“0”，SD=“1”時， 基本RS觸發(fā)器（ ）A.置“0” B.置“1” C.保持原狀態(tài) D.不定119.觸發(fā)器按其工作狀態(tài)是否穩(wěn)定可分為 （ ）B.雙穩(wěn)態(tài)觸發(fā)器，單穩(wěn)態(tài)觸發(fā)器，無穩(wěn)態(tài)觸發(fā)器A.RS觸發(fā)器，JK觸發(fā)器，D觸發(fā)器，T觸發(fā)器C.主從型觸發(fā)器，維持阻塞型觸發(fā)器基本觸發(fā)器，同步觸發(fā)器143.某主從型 JK觸發(fā)器，當 J=K=“1”時，CP 端的頻率 f=200 Hz，則 Q的頻率為( )A 200Hz B400Hz C 100Hz D300Hz5. 關于PROM和PLA的結構,下列敘述不正確的是 ( )A.PROM的與陣列固定 ,不可編程 B.PROM的或陣列可編程C.PLA的與、或陣列均可編程 D.PROM的與、或陣列均不可編10.某存貯器芯片的容量為 32KB，則其地址線和數(shù)據(jù)線的根數(shù)分別為（ ）A.15和8 B.16和8. C.5和4 D.6和411.ROM中的內容，當電源掉電后又接通，存貯器中的內容（ ）A.全部改變 B.全部為0 C.不可預料 D.保持不變25.ROM和PLA不具備的特點是（ ）C.PLA中“與項”可編程 D.ROM實現(xiàn)組合邏輯時需先化簡函數(shù)A. 均為“與—或”陣列 B.均可實現(xiàn)組合邏輯26.RAM是（ ）A. 只讀存儲器 B.易失性存儲器C.非易失性存儲器 D.A、B、C三項都不是ROM在運行時具有（）A.只讀功能B.只有寫功能C.既有讀又有寫功能D.無讀寫功能42.EPROM的與陣列是（）A.全譯碼可編程陣列B.全譯碼不可編程陣列C.非全譯碼可編程陣列D.非全譯碼不可編程陣列60.關于PROM和PLA的結構,下列敘述不正確的是()C.PLA的與、或陣列均可編程D.PROM的與、或陣列均不可編程A.PROM的與陣列固定,不可編程B.PROM的或陣列可編程67.一個容量為512ⅹ1的ROM具有的地址線和數(shù)據(jù)線根數(shù)為（）A.9和1B.1和9C.512和9D.9和51280.ROM中的內容，當電源掉電后又接通，存貯器中的內容（）A.全部改變B.全部為0C.不可預料D.保持不變81.將數(shù)據(jù)從RAM中讀出,不需要的信號線是()A.地址B.片選C.讀D.寫97.RAM中的內容，當電源掉電后又接通，存貯器中的內容（）A.全部改變B.保持不變C.不確定D.全部為199.具有n位地址輸入和ｍ位數(shù)據(jù)輸出的EPROM可以產生一組（）C.ｍ個輸出的2ｎ變量的邏輯函數(shù)D.ｎ個輸出的2ｍ變量邏輯函數(shù)A.ｍ個輸出的ｎ變量邏輯函數(shù)B.ｎ個輸出的ｍ變量邏輯函數(shù)精品文檔精品文檔6.和TTL電路相比，CMOS電路最突出的優(yōu)勢在于（）A.可靠性高B.抗干擾能力強C.速度快D.功耗低32.四輸入端的TTL與非門，實際使用時如只用兩個輸入端，則其余的兩個輸入端都應（）A.接高電壓B.接低電壓C.懸空D.接地46.四輸入端的TTL或非門，實際使用時如只用兩個輸入端，則其余的兩個輸入端都應()A.接高電壓B.接低電壓C.接地D.懸空47.在TTL邏輯門中，為實現(xiàn)“線與”，應選用()A.三態(tài)門B.OC門C.異或門D.與非門四輸入端CMOS與非門,實際使用時如只用兩個輸入端，則其余的兩個輸入端都應（）A.接高電壓

B.接低電壓 C.接地

D.懸空77.四輸入端 CMOS或非門, 實際使用時如只用兩個輸入端，則其余的兩個輸入端都應（A.接高電壓 B.接電源 C.接地 D. 懸空

）可用于總線結構進行分時傳輸?shù)拈T電路是在TTL邏輯門中，為實現(xiàn)“線與”，應選用（）A.三態(tài)門B.OC門C.異或門；D.與非門39.組合邏輯電路的特點是（）A.含有記憶元件B.輸出、輸入間有反饋通道C.電路輸出與以前狀態(tài)有關D.全部由門電路構成49.觸發(fā)器是一種()A.單穩(wěn)態(tài)電路B.雙穩(wěn)態(tài)電路C.三態(tài)電路D.無穩(wěn)態(tài)電路50.一個16選一的數(shù)據(jù)選擇器,其地址輸入端有()個。51.一位8421BCD碼計數(shù)器至少需要()個觸發(fā)器。A.3B.4C.5D.10一位十進制計數(shù)器由（）位二進制計數(shù)器組成。CA. 2 B. 3 C. 4 D. 5數(shù)碼寄存器的功能是()A.寄存數(shù)碼和清除原有數(shù)碼C.清除數(shù)碼和實現(xiàn)移位73.寄存器是一種（ ）A.存放數(shù)碼的時序邏輯電路C.實現(xiàn)編碼的組合邏輯電路

B.寄存數(shù)碼和實現(xiàn)移位D.寄存數(shù)碼和實現(xiàn)計數(shù)B.實現(xiàn)計數(shù)的時序邏輯電路D.寄存數(shù)碼和實現(xiàn)計數(shù)下列器件中,屬于組合邏輯電路的有（）A. 計數(shù)器和組合邏輯電路的C.全加器和比較器86. 觸發(fā)器輸出的狀態(tài)取決于 （ ）

B.寄存器和比較器D.計數(shù)器和寄存器A.輸入信號

B.電路的原始狀態(tài)C.脈沖整形電路

D.時鐘電路88.計數(shù)器是一種（

）精品文檔精品文檔A. 組合邏輯電路 B.時序邏輯電路C.輸入信號和電路的原始狀態(tài) D.電路的次態(tài)92．可用于總線結構進行分時傳輸?shù)拈T電路是（ ）A.異或門 B.同或門 C.OC門 D.三態(tài)門27.555集成定時器的主要應用之一是（ ）A. 構成運算放大器 B.構成同步計數(shù)器C.構成單穩(wěn)態(tài)觸發(fā)器 D.構成組合電路555集成定時器的主要應用之一是()A.構成運算放大器B.構成同步計數(shù)器C.構成單穩(wěn)態(tài)觸發(fā)器D.構成組合電路87.555集成定時器電路中，為使輸出電壓uO3由低電壓變?yōu)楦唠妷海瑒t輸入端6和2的電壓應滿足（）A.uI62UCC，uI21UCCB.uI62UCC，uI21UCC3333C.uI62UCC，uI21UCCD.uI62UCC，uI21UCC333389.單穩(wěn)態(tài)觸發(fā)器輸出脈沖的寬度取決于（）A.觸發(fā)脈沖的寬度B.觸發(fā)脈沖的幅度C.電路本身的電阻、電容參數(shù)D.電源電壓的數(shù)值101.由555定時器接成的施密特觸發(fā)電路中，VCC＝12V，VCO＝6V，它的回差電壓等于（）A.8VB.3VC.4VD.6V105.模/數(shù)轉換器的分辨率取決于（）輸出二進制數(shù)字信號的位數(shù)，位數(shù)越多辨率越高輸入模擬電壓的大小，電壓越高，分辨率越高運算放大器的放大倍數(shù)，放大倍數(shù)越大分辨率越高輸入模擬電壓的大小，電壓越低，分辨率越高27.555集成定時器的主要應用之一是（ ）A. 構成運算放大器 B.構成同步計數(shù)器C.構成單穩(wěn)態(tài)觸發(fā)器 D.構成組合電路41.555集成定時器構成的單穩(wěn)態(tài)觸發(fā)器可用于（ ）A穩(wěn)態(tài)觸發(fā)器 B雙穩(wěn)態(tài)觸發(fā)器 C多諧振蕩器 D施密特觸發(fā)器555集成定時器的主要應用之一是()A.構成運算放大器B.構成同步計數(shù)器C.構成單穩(wěn)態(tài)觸發(fā)器D.構成組合電路87.555集成定時器電路中，為使輸出電壓uO3由低電壓變?yōu)楦唠妷?，則輸入端6和2的電壓應滿足（）精品文檔精品文檔A.uI62UCC，uI21UCCB.uI62UCC，uI21UCC3333C.uI62UCC，uI21UCCD.uI62UCC，uI21UCC333389.單穩(wěn)態(tài)觸發(fā)器輸出脈沖的寬度取決于（）A.觸發(fā)脈沖的寬度 B.觸發(fā)脈沖的幅度C.電路本身的電阻、電容參數(shù) D.電源電壓的數(shù)值101.由555定時器接成的施密特觸發(fā)電路中，VCC＝12V，VCO＝6V，它的回差電壓等于（）A.8VB.3VC.4VD.6V105.模/數(shù)轉換器的分辨率取決于（）輸出二進制數(shù)字信號的位數(shù)，位數(shù)越多辨率越高輸入模擬電壓的大小，電壓越高，分辨率越高運算放大器的放大倍數(shù)，放大倍數(shù)越大分辨率越高輸入模擬電壓的大小，電壓越低，分辨率越高134.用來鑒別脈沖信號幅度時，應采用（ ）A穩(wěn)態(tài)觸發(fā)器 B雙穩(wěn)態(tài)觸發(fā)器 C多諧振蕩器 D施密特觸發(fā)器43.逐次逼近型 A/D轉換器轉換開始時，首先應將（ ）A. 移位寄存器最高位置 1 B.移位寄存器的最低位置 1C.移位寄存器的所有位均置 1 D.移位寄存器的所有位均置 048.各種A/D轉換器電路類型中轉換速度最快的是（ ）A.并聯(lián)比較型 B.逐次漸近型 C.雙積分型 D.計數(shù)型100.數(shù)字系統(tǒng)和模擬系統(tǒng)之間的接口常采用 （ ）A.計數(shù)器 B. 多諧振蕩器 C.A/D轉換器 D.譯碼器能把模擬信號轉換為數(shù)字信號的電路為A.多諧振蕩器 B.DAC C. ADC D. 施密特觸發(fā)器19.為了把串行輸入的數(shù)據(jù)轉換為并行輸出的數(shù)據(jù)，可以使用（ ）A.寄存器 B.移位寄存器 C.計數(shù)器 D.存儲器21.若將一個頻率為 10KHZ的矩形波變換成一個 1KHZ的矩形波，應采用（ ）電路。A.二進制計數(shù)器 B.十進制計數(shù)器 C.譯碼器 D.分頻器前者各觸發(fā)器是同步觸發(fā)的，后者則不同步29.同步計數(shù)器和異步計數(shù)器的不同點是（ ）前者由JK端接受計數(shù)信號，后者則由時鐘脈沖端接受計數(shù)信號前者計數(shù)慢，后者計數(shù)快前者是時序電路，后者是組合電路組合邏輯電路的特點是（）A. 含有記憶元件 B.輸出、輸入間有反饋通道C.電路輸出與以前狀態(tài)有關 D.全部由門電路構成40.同步時序電路和異步時序電路的區(qū)別在于異步時序電路（ ）A.沒有觸發(fā)器 B.沒有統(tǒng)一的時鐘脈沖控制C.沒有穩(wěn)定狀態(tài) D.輸出僅與內部狀態(tài)有關精品文檔精品文檔44.計數(shù)器可由（ ）組成。A.含時鐘脈沖輸入的觸發(fā)器 B.不含時鐘脈沖輸入的觸發(fā)器C.門電路 D.時鐘電路45.移位寄存器與數(shù)碼寄存器的區(qū)別是（ ）A.前者具有移位功能，后者則沒有 B.前者不具有移位功能，后者則有C.兩者都具有移位功能和計數(shù)功能 D.前者不具有數(shù)碼存儲功能55.能將正弦波變成同頻率方波的電路為 ( )C施密特觸發(fā)器 D無穩(wěn)態(tài)觸發(fā)器。A穩(wěn)態(tài)觸發(fā)器 B雙穩(wěn)態(tài)觸發(fā)器88.計數(shù)器是一種（ ）A. 組合邏輯電路 B.時序邏輯電路C.脈沖整形電路 D.時鐘電路90.時序邏輯電路與組合輯電路的主要區(qū)別是（ ）時序電路只能計數(shù)，而組合電路只能寄存時序電路沒有記憶功能，組合電路則有時序電路具有記憶功能，組合電路則沒有時序電路具有計數(shù)功能，組合電路具有記憶功能A. 加法器 B.計數(shù)器 C.移位寄存器 D.數(shù)值比較器。下列電路中，常用于數(shù)據(jù)串并行轉換的電路為（A 加法器 B.計數(shù)器 C.移位寄存器 D.數(shù)值比較器。二． 填空題1.用高電平表示邏輯 1狀態(tài)，用低電平表示 0狀態(tài)，稱為 。2.當i≠j時，同一邏輯函數(shù)的兩個最小項i·mj=。m3.邊沿JK觸發(fā)器的特性方程是。用來表示時序電路狀態(tài)轉移規(guī)律及相應的輸入、輸出關系的圖形稱為 。5.單穩(wěn)態(tài)觸發(fā)器可用于實現(xiàn)整形、延時和功能。6.與逐次逼近型A/D轉換器相比，雙積分型A/D轉換器的轉換速度。8.PROM的基本電路結構是一個不可編程與邏輯陣列和一個或邏輯陣列。7.一個容量為2K×8的存儲器能存位二進制數(shù)。9.十進制數(shù)(56)10轉換為二進制數(shù)為。10.邏輯函數(shù)FABABCABCBC的最簡與或式為。11.數(shù)字電路中正邏輯的或門電路與負邏輯的電路是等效的。12.邏輯函數(shù)F=A⊕B，它的與或表達式為。13.具有8個觸發(fā)器的異步二進制計數(shù)器，有種狀態(tài)。精品文檔精品文檔14.T觸發(fā)器的特性方程是。15.單穩(wěn)態(tài)觸發(fā)器除了有整形和定時功能外，還有功能。16.與逐次逼近型A/D轉換器相比，雙積分型A/D轉換器的抗干擾能力。17.若存儲器有10根地址線和8根數(shù)據(jù)線，則存儲器容量為。18.PROM的基本電路結構是一個可編程的或邏輯陣列和一個與邏輯陣列。19.十進制數(shù)(56)10的8421BCD編碼是。20.將邏輯函數(shù)FCDCEDE化簡為最簡與或式為。21.TTL或門的多余輸入端應接___電平。22.邏輯函數(shù)F=A⊕B，它的或與表達式為。23.RS觸發(fā)器，若R=S，則可完成觸發(fā)器的邏輯功能。它的狀態(tài)為Q3Q2Q1Q0=。四位同步二進制減法計數(shù)器的初始狀態(tài)為Q3Q2Q1Q0=0101，經過9個CP時鐘脈沖作用后，26.A/D轉換器輸出的二進制代碼位數(shù)越多，其量化誤差。25.觸發(fā)器能將緩慢變化的非矩形脈沖變換成邊沿陡峭的矩形脈沖。27.若存儲器有10根地址線和8根數(shù)據(jù)線，則存儲器容量為。28.PLA的基本電路結構是一個與邏輯陣列和一個可編程的或邏輯陣列。29.8421BCD編碼為(00110100)8421BCD的十進制數(shù)是。成該操需要時間。30.某移位寄存器的時鐘脈沖CP頻率為10KHZ，若將存放在該寄存器中的數(shù)據(jù)右移8位，完32.CMOS門電路的閑置輸入端不能。31.給128個字符編碼，至少需要位二進制數(shù)。33.觸發(fā)器在某一時刻的輸出狀態(tài)，不僅僅取決于當時輸入信號的狀態(tài)，還與狀態(tài)34.一個4位移位寄存器，經過個時鐘脈沖CP后，4位串行輸入數(shù)碼全部存入寄存器。35.同步時序邏輯電路中所有觸發(fā)器的時鐘端應。36.A/D轉換器輸出的二進制代碼位數(shù)越多，其轉換精度。37.數(shù)碼10000111作為自然二進制數(shù)時相應的十進制數(shù)為。38.PLA的基本電路結構是一個可編程與邏輯陣列和一個或邏輯陣列。39.8421BCD編碼為(00110100)8421BCD的十進制數(shù)，它轉換為二進制數(shù)是。將模擬量轉換為數(shù)字量，采用________轉換器。45.邏輯函數(shù)的表達式是唯一的。42.2n選1數(shù)據(jù)選擇器有位地址碼。43.存儲容量為1024×4位RAM，其地址線有條。44.數(shù)碼10000111作為自然二進制數(shù)時相應的十進制數(shù)為。41.邏輯函數(shù)FCDCEFCDCE變?yōu)榕c非--與非式。三． 基本電路精品文檔精品文檔17.試用八選一數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù) F(ABCD) m(0,1,7,9,12)。分析圖示電路寫出輸出的邏輯表達式7.試用八選一數(shù)據(jù)選擇器實現(xiàn)以下邏輯函數(shù) F(ABCD) ABC BCD ABC ABCD試用八選一數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)FABCABDABCBCDABD8.試用3線一8線譯碼器 74LS138生成多輸出邏輯函數(shù)： Y1 AC Y2 ABC ABC BCY3 BC ABC18.試用3線一8線譯碼器 74LS138生成多輸出邏輯函數(shù)： F1 AB BCF2 m(2,5,7)23.試用3線一8線譯碼器 74LS138生成多輸出邏輯函數(shù)： F1 ABC ACF2 ABC ABC畫出用3－8線譯碼器和門電路生成多輸出函數(shù)的電路圖，多輸出邏輯函數(shù)為Y1 ABC BC Y2 AC BC試用可編程邏輯器件PLA產生如下一組組合邏輯函數(shù)，畫出陣列圖。Y3 ABCD ABCD Y2 AC BD Y1 A B用可編程邏輯器件PLA產生如下一組組合邏輯函數(shù)，畫出陣列圖。Y1 AB AC BC CD Y2 AB AC BC試用PROM實現(xiàn)一組多輸出邏輯函數(shù)，畫出存儲矩陣的點陣圖。F ABC ABC F ABCD BCD ABCFD ABCD ABCD1 2 3用PROM設計一個組合邏輯電路，用來產生一組邏輯函數(shù)，畫出存儲矩陣的點陣圖。Y1(ABCD)(m0,2,3,1Y4()ABCD)m(1,5,9,11)1精品文檔精品文檔分析如圖74LS161電路，畫出電路的狀態(tài)轉換圖，說明構成的是幾進制計數(shù)器？分析圖示計數(shù)器電路，說明多少進制計數(shù)器，并列出狀態(tài)轉移表。分析示計數(shù)器電路，說明多少進制計數(shù)器，并列出狀態(tài)轉移表40.圖示電路為可變進制計數(shù)器，試分析當控制變量 M＝1和M＝0時，各為幾進制計數(shù)器 ,