電子設(shè)計(jì)自動(dòng)化技術(shù)

電子設(shè)計(jì)自動(dòng)化技術(shù)第1頁(yè)，共45頁(yè)，2023年，2月20日，星期一第2章可編程邏輯器件及編程開(kāi)發(fā)技術(shù)學(xué)習(xí)目標(biāo)：

1）了解可編程邏輯器件及相關(guān)編程開(kāi)發(fā)技術(shù)；

2）熟悉可編程邏輯器件的基本結(jié)構(gòu)。第2頁(yè)，共45頁(yè)，2023年，2月20日，星期一第2章可編程邏輯器件及編程開(kāi)發(fā)技術(shù)2.1可編程邏輯器件概述

2.2可編程邏輯器件基本結(jié)構(gòu)

4.3PAL和GAL器件的基本結(jié)構(gòu)

2.4CPLD的基本結(jié)構(gòu)

本章小結(jié)

本章習(xí)題

返回主目錄第3頁(yè)，共45頁(yè)，2023年，2月20日，星期一2.1可編程邏輯器件概述廣義上的可編程邏輯器件是指一切通過(guò)軟件手段更改、配置器件內(nèi)部連接結(jié)構(gòu)和邏輯單元，完成既定功能的數(shù)字集成電路。在數(shù)字電子系統(tǒng)領(lǐng)域，存在三種基本的器件類型：存儲(chǔ)器、微處理器和邏輯器件。存儲(chǔ)器用于存儲(chǔ)隨機(jī)信息。

微處理器執(zhí)行軟件指令以完成范圍廣泛的任務(wù)。邏輯器件提供特定的功能。第4頁(yè)，共45頁(yè)，2023年，2月20日，星期一

常用的可編程邏輯器件主要有三大類：

簡(jiǎn)單的邏輯陣列（PAL/GAL）復(fù)雜可編程邏輯器件（CPLD）現(xiàn)場(chǎng)可編程邏輯器件（FPGA）等

邏輯器件可分為兩大類：即固定邏輯器件和可編程邏輯器件。固定邏輯器件中的電路是永久性的，它們完成一種或一組功能，一旦制造完成，就無(wú)法改變；可編程邏輯器件（PLD）的功能可在任何時(shí)間改變，以實(shí)現(xiàn)多種不同的功能。對(duì)于可編程邏輯器件，設(shè)計(jì)人員可利用價(jià)格低廉的軟件工具快速開(kāi)發(fā)、仿真和測(cè)試其設(shè)計(jì)。然后，可快速將其設(shè)計(jì)編程到器件中，并立即在實(shí)際運(yùn)行的電路中對(duì)設(shè)計(jì)進(jìn)行測(cè)試。第5頁(yè)，共45頁(yè)，2023年，2月20日，星期一2.2可編程邏輯器件基本結(jié)構(gòu)

以比較簡(jiǎn)單的PLD可編程邏輯器件為例，其基本結(jié)構(gòu)如圖2-1所示。

圖2-1PLD的基本結(jié)構(gòu)框圖第6頁(yè)，共45頁(yè)，2023年，2月20日，星期一

輸入緩沖電路可以產(chǎn)生輸入變量的原變量和反變量，與陣列由與門(mén)構(gòu)成用以產(chǎn)生乘積項(xiàng)，或陣列由或

門(mén)構(gòu)成用以產(chǎn)生乘積項(xiàng)之和形式的函數(shù)。輸出電路相對(duì)于不同PLD有所不同，有些是組合輸

出結(jié)構(gòu)，有些是時(shí)序輸出結(jié)構(gòu)，可以形成時(shí)序電路。輸出信號(hào)還可通過(guò)內(nèi)部反饋到與陣列的輸入端。第7頁(yè)，共45頁(yè)，2023年，2月20日，星期一2.2.1組合邏輯與時(shí)序邏輯的邏輯函數(shù)表達(dá)式

組合邏輯電路是具有一組輸出和一組輸入的非記憶性邏輯電路，它的基本特點(diǎn)是任何時(shí)刻的輸出信號(hào)狀態(tài)僅取決于該時(shí)刻各個(gè)輸入信號(hào)狀態(tài)的組合，而與電路在輸入信號(hào)作用前的狀態(tài)無(wú)關(guān)。

組合電路是由門(mén)電路組成的，但不包含存儲(chǔ)信號(hào)的記憶單元，輸出與輸入間無(wú)反饋通路，信號(hào)是單向傳輸，且存在傳輸延遲時(shí)間。第8頁(yè)，共45頁(yè)，2023年，2月20日，星期一

組合邏輯電路的功能描述方法有真值表、邏輯表達(dá)式、邏輯圖、卡諾圖和波形圖等。時(shí)序邏輯電路意時(shí)刻的輸出信號(hào)不僅和當(dāng)時(shí)的輸入信號(hào)有關(guān)，而且還與電路原來(lái)的狀態(tài)有關(guān)。

時(shí)序邏輯電路必然包含存儲(chǔ)記憶單元電路。描述時(shí)序電路邏輯功能的方法有：三個(gè)方程（輸出方程、驅(qū)動(dòng)方程、狀態(tài)方程）、狀態(tài)轉(zhuǎn)換表、狀態(tài)轉(zhuǎn)換圖和時(shí)序圖等。第9頁(yè)，共45頁(yè)，2023年，2月20日，星期一1．組合邏輯的邏輯函數(shù)表達(dá)式

Yi=Fi(X1,X2,X3,···Xm)，i=1,2,3,···m式中：Xi為輸入布爾量，Yi為輸出布爾量。邏輯函數(shù)式可實(shí)現(xiàn)最佳化，如果不允許反變量輸入時(shí)，可以在邏輯門(mén)的輸入端加接反相器（非門(mén)）來(lái)消除反變量。邏輯式的最簡(jiǎn)化與邏輯電路的最簡(jiǎn)化并非始終一致。用最少的門(mén)電路來(lái)實(shí)現(xiàn)最簡(jiǎn)化邏輯式的邏輯關(guān)系，這就是邏輯電路最佳化的問(wèn)題。邏輯電路的最佳化也要從邏輯式入手，這就是邏輯式的最佳化。第10頁(yè)，共45頁(yè)，2023年，2月20日，星期一實(shí)現(xiàn)最佳化的步驟如下：1、化簡(jiǎn)給出的與或型邏輯式；2、確定各個(gè)與項(xiàng)的代替因子；3、尋找對(duì)各個(gè)與項(xiàng)都能適用的公共代替因子，若實(shí)在找不到，只好通過(guò)加接非門(mén)來(lái)獲得反變量；4、Morgan定理將使用代替因子的與或式展成與非表達(dá)式，用與非門(mén)即可實(shí)現(xiàn)最佳化線路。第11頁(yè)，共45頁(yè)，2023年，2月20日，星期一

例如，P=，按上述步驟進(jìn)行優(yōu)化后得到的表達(dá)式為

F=其對(duì)應(yīng)實(shí)現(xiàn)的邏輯圖如圖2-2所示。

圖2-2最佳化邏輯圖第12頁(yè)，共45頁(yè)，2023年，2月20日，星期一2．時(shí)序邏輯的邏輯函數(shù)表達(dá)式

一般同步時(shí)序邏輯電路結(jié)構(gòu)框圖如圖2-3所示。

圖2-3同步時(shí)序邏輯電路結(jié)構(gòu)框圖第13頁(yè)，共45頁(yè)，2023年，2月20日，星期一

一般同步時(shí)序邏輯電路按其狀態(tài)的改變方式不同，可分為同步時(shí)序邏輯與異步時(shí)序邏輯。同步時(shí)序邏輯是在同一個(gè)時(shí)鐘脈沖控制下改變狀態(tài)，而異步時(shí)序邏輯則是在輸入信號(hào)（脈沖或電位）控制下改變狀態(tài)。由圖2-3可見(jiàn)，同步時(shí)序邏輯電路由組合邏輯電路和記憶電路兩部分組成。

其中：X1，X2，...Xn，外部輸入信號(hào)；Q1，Q2，...Qk，觸發(fā)器的輸出，稱為狀態(tài)變量；Z1，Z2，...Zm，對(duì)外輸出信號(hào)；Y1，Y2，...Yk，觸發(fā)器的激勵(lì)信號(hào)。一般同步時(shí)序邏輯可用三組邏輯方程來(lái)描述第14頁(yè)，共45頁(yè)，2023年，2月20日，星期一

輸出方程（1）Zi==fi(X1，X2...Xn；Q1n，Q2n...Qkn)，i=1，2，...m激勵(lì)方程（2）Yi==gi(X1，X2...Xn；Q1n，Q2n...Qkn)，i=1，2，k

狀態(tài)方程（3）Qin+1==hi(X1，X2...Xn；Q1n，Q2n...Qkn)，i=1，2，...k方程（1）表明：輸出Zi不僅與該時(shí)刻的輸入Xi有關(guān)，還與電路的現(xiàn)態(tài)Qin有關(guān)。滿足這種關(guān)系的同步時(shí)序邏輯電路稱為米里型時(shí)序邏輯。如果輸出Zi僅是現(xiàn)態(tài)的函數(shù)，與輸入Xi無(wú)關(guān)，即方程（1）變?yōu)閆i=fi(Q1n，Q2n...Qkn)。滿足這種關(guān)系的同步時(shí)序邏輯電路稱為摩爾型時(shí)序邏輯，它是米里型時(shí)序邏輯的特例。第15頁(yè)，共45頁(yè)，2023年，2月20日，星期一2.2.2PLD器件的結(jié)構(gòu)模型

固定邏輯器件和PLD各有自己的優(yōu)點(diǎn)。PLD在設(shè)計(jì)過(guò)程中為客戶提供了更大的靈活性，因?yàn)閷?duì)于PLD來(lái)說(shuō)，設(shè)計(jì)反復(fù)只需要簡(jiǎn)單地改變編程文件就可以了，而且設(shè)計(jì)改變的結(jié)果可立即在工作器件中看到。

通過(guò)因特網(wǎng)將新的編程文件下載到PLD就可以在系統(tǒng)中創(chuàng)建出新的硬件邏輯，這一策略可以使設(shè)計(jì)人員集中精力設(shè)計(jì)新產(chǎn)品結(jié)構(gòu)、軟件工具和IP核心，先進(jìn)的工藝技術(shù)在一系列關(guān)鍵領(lǐng)域?yàn)镻LD提供了幫助：更快的性能、集成更多功能、降低功耗和成本等。第16頁(yè)，共45頁(yè)，2023年，2月20日，星期一

以MAX7000為例，基于乘積項(xiàng)的PLD內(nèi)部結(jié)構(gòu)如圖2-4所示

圖2-4基于乘積項(xiàng)的PLD內(nèi)部結(jié)構(gòu)第17頁(yè)，共45頁(yè)，2023年，2月20日，星期一

這種PLD的結(jié)構(gòu)可分為三塊：

宏單元（Macrocell），可編程連線（PIA）和I/O控制塊。宏單元是PLD的基本結(jié)構(gòu)，由它來(lái)實(shí)現(xiàn)基本的邏輯功能。圖2-4中LABA，LABB、LABC、LABD是多個(gè)宏單元的集合，可編程連線負(fù)責(zé)信號(hào)傳遞，連接所有的宏單元。I/O控制塊負(fù)責(zé)輸入輸出的電氣特性控制，圖中左上方的INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2是全局時(shí)鐘、清零和輸出使能信號(hào)，這幾個(gè)信號(hào)有專用連線與PLD中每個(gè)宏單元相連。第18頁(yè)，共45頁(yè)，2023年，2月20日，星期一

宏單元的具體結(jié)構(gòu)如圖2-5所示：

圖2-5圖2-5左側(cè)是乘積項(xiàng)陣列，實(shí)際就是一個(gè)與或陣列，每一個(gè)交叉點(diǎn)都是一個(gè)可編程熔絲，如果導(dǎo)通就可實(shí)現(xiàn)“與”邏輯。后面的乘積項(xiàng)選擇矩陣是一個(gè)“或”陣列。兩者一起共同完成組合邏輯。圖2-5右側(cè)是一個(gè)可編程D觸發(fā)器，它的時(shí)鐘、清零輸入都可以編程選擇。第19頁(yè)，共45頁(yè)，2023年，2月20日，星期一2.3PAL和GAL器件的基本結(jié)構(gòu)

可編程邏輯器件PLD是EDA得以實(shí)現(xiàn)的硬件基礎(chǔ)，通過(guò)編程，可靈活方便地構(gòu)建和修改數(shù)字電子系統(tǒng)。第20頁(yè)，共45頁(yè)，2023年，2月20日，星期一PLD誕生及簡(jiǎn)單PLD發(fā)展階段20世紀(jì)70年代，熔絲編程的PROM的出現(xiàn)，標(biāo)志著PLD的誕生。20世紀(jì)70年代末，AMD公司對(duì)PLA進(jìn)行了改進(jìn)，推出了PAL（ProgrammableArrayLogic）器件，PAL與PLA相似，也由與陣列和或陣列組成，但在編程接點(diǎn)上與PAL不同，而與PROM相似，或陣列是固定的，只有與陣列可編程。或陣列固定與陣列可編程結(jié)構(gòu)，簡(jiǎn)化了編程算法，運(yùn)行速度也提高了，適用于中小規(guī)?？删幊屉娐贰５?1頁(yè)，共45頁(yè)，2023年，2月20日，星期一乘積項(xiàng)可編程結(jié)構(gòu)PLD的發(fā)展與成熟階段

20世紀(jì)80年代初，Lattice公司開(kāi)始研究一種新的乘積項(xiàng)可編程結(jié)構(gòu)PLD。它首次在PLD上采用EEPROM工藝，能夠電擦除重復(fù)編程，使修改電路不需更換硬件，在編程結(jié)構(gòu)上，GAL沿用了PAL或陣列固定與陣列可編程結(jié)構(gòu)，而對(duì)PAL的輸出I/O結(jié)構(gòu)進(jìn)行了改進(jìn)，增加了輸出邏輯宏單元OLMC（outputLogicMacroCell），OLMC設(shè)有多種組態(tài)，使得每個(gè)I/O引腳可配置成專用組合輸出、組合輸出雙向口、寄存器輸出、寄存器輸出雙向口、專用輸入等多種功能，為電路設(shè)計(jì)提供了極大的靈活性。同時(shí)，也解決了PAL器件一種輸出I/O結(jié)構(gòu)方式就有一種器件的問(wèn)題，具有通用性。第22頁(yè)，共45頁(yè)，2023年，2月20日，星期一復(fù)雜可編程器件的發(fā)展與成熟階段

20世紀(jì)80年代中期，Xilinx公司提出了現(xiàn)場(chǎng)可編程（FieldProgrammability）的概念，并生產(chǎn)出世界上第一片F(xiàn)PGA器件。

FPGA器件一般采用SRAM工藝，編程結(jié)構(gòu)為可編程的查找表的概念，并推出了一系列具有ISP功能的復(fù)雜可編程邏輯器件CPLD將PLD推向了一個(gè)新的發(fā)展時(shí)期。

CPLD器件采用EEPROM工藝，編程結(jié)構(gòu)在GAL器件基礎(chǔ)上進(jìn)行了擴(kuò)展和改進(jìn)，使得PLD更加靈活，應(yīng)用更加廣泛。第23頁(yè)，共45頁(yè)，2023年，2月20日，星期一2.3.1PAL器件的基本結(jié)構(gòu)

PAL主要由門(mén)陣列、可編程的輸入/輸出和帶有反饋的寄存器構(gòu)成。其門(mén)陣列如圖2-6所示,由可編程的“與”陣列和固定的“或”陣列構(gòu)成,每個(gè)輸出都具有7～8個(gè)乘積項(xiàng)。對(duì)于大多數(shù)邏輯功能,這種“與”陣列可編程方法都能提供較好的性能和有效結(jié)構(gòu)。PAL器件設(shè)有一個(gè)“保密熔絲”,在確定對(duì)PAL編程正確無(wú)誤以后,熔斷該熔絲,可禁止其內(nèi)部熔絲圖的讀出,有效防止復(fù)制和仿造。

圖2-6第24頁(yè)，共45頁(yè)，2023年，2月20日，星期一

以最簡(jiǎn)與或表達(dá)式為基礎(chǔ)，PAL器件可以取代任何邏輯電路器件，且有可靠性高，設(shè)計(jì)靈活，速度快等優(yōu)點(diǎn)，但由于PAL多是采用肖特基TTL和雙極型PROM熔斷絲連接工藝，一旦編程完成并寫(xiě)入PAL，將無(wú)法改變，是一次性編程器件，這是PAL的一個(gè)劣勢(shì)。第25頁(yè)，共45頁(yè)，2023年，2月20日，星期一2.3.2GAL器件的基本結(jié)構(gòu)

通用邏輯陣列GAL是一種較為理想的PLD器件，目前已得到廣泛應(yīng)用。它的主體仍采用與或陣列結(jié)構(gòu)，其與門(mén)陣列可編程，或門(mén)陣列是固定的，并且每個(gè)輸出端對(duì)應(yīng)有一個(gè)輸出邏輯宏單元(OLMC)，該單元的工作模式和輸出極性也是可編程的。

GAL克服了PAL只能編程一次的缺點(diǎn)，采用電擦除工藝，使整個(gè)器件的邏輯功能可以重新配置，重復(fù)擦寫(xiě)。同時(shí)GAL可以實(shí)現(xiàn)更為復(fù)雜的邏輯功能，編程數(shù)據(jù)可保存20年以上，但GAL器件對(duì)設(shè)計(jì)異步時(shí)序電路很困難，這是它的劣勢(shì)。第26頁(yè)，共45頁(yè)，2023年，2月20日，星期一2.4CPLD的基本結(jié)構(gòu)（1）芯片的功能特點(diǎn)

獨(dú)有的“雙邏輯塊”結(jié)構(gòu)，可同時(shí)保證器件的高速度和高集成度；用戶可選擇I/O電平（3.3V或5V），適合于不同電平器件的聯(lián)用；宏單元結(jié)構(gòu)的每個(gè)宏單元（Macrocell）都有算術(shù)邏輯單元（ALU）和快速進(jìn)位邏輯，高效的算術(shù)邏輯運(yùn)算，并使邏輯點(diǎn)陣間有100%的可互連性；每個(gè)輸入管腳皆可編程為直接、鎖存或寄存方式；24mA驅(qū)動(dòng)輸出；可編程電源管理模式，可控制宏單元速度和功耗；高速算術(shù)邏輯進(jìn)位網(wǎng)絡(luò)，每位進(jìn)位延遲僅僅1ns；保密位，可保護(hù)芯片內(nèi)部的邏輯不被復(fù)制；每位進(jìn)位延遲僅僅1ns，43-61MHz18位累加器；0.8Macon工藝制造，邏輯安全可靠。2.4.1Xinlinx公司XC7300系列器件結(jié)構(gòu)2．4．1．1XC7300系列特性簡(jiǎn)介第27頁(yè)，共45頁(yè)，2023年，2月20日，星期一（2）雙邏輯塊結(jié)構(gòu)

它的內(nèi)部有兩種結(jié)構(gòu)，類似于PLA的功能塊，一種稱為“快速功能塊”（FFB），另一種叫“高密度功能塊”（FB），如圖2-7所示。

圖2-7XC7300雙邏輯塊示意圖第28頁(yè)，共45頁(yè)，2023年，2月20日，星期一（3）用戶可選I/O電平標(biāo)準(zhǔn)

XC7300系列具有用戶可選擇的I/O電平(3.5V或5V)，所以很容易連接不同電平的器件在一個(gè)系統(tǒng)中應(yīng)用，圖2-8是XC7300和不同電平標(biāo)準(zhǔn)的器件相聯(lián)的示意圖。

圖2-8XC7300和不同電平標(biāo)準(zhǔn)的器件相聯(lián)第29頁(yè)，共45頁(yè)，2023年，2月20日，星期一（4）從PAL轉(zhuǎn)換至XC7300

XC7300提供了非常簡(jiǎn)單高效的從標(biāo)準(zhǔn)PAL轉(zhuǎn)換到XC7300設(shè)計(jì)的方法，工程師們不必重新進(jìn)行設(shè)計(jì)，而其“通用互連矩陣”可保證PAL原有的邏輯連接可100%轉(zhuǎn)換過(guò)來(lái)。Xilinx公司提供的轉(zhuǎn)換軟件很容易把一個(gè)PAL邏輯轉(zhuǎn)換到XC7300并對(duì)其進(jìn)行優(yōu)化。圖2-9是從PAL轉(zhuǎn)換到XC7300的示意圖。

圖2-9從PAL轉(zhuǎn)換到XC7300的示意圖第30頁(yè)，共45頁(yè)，2023年，2月20日，星期一（5）開(kāi)發(fā)工具及應(yīng)用范圍

Xilinx公司提供的DS550EPLD轉(zhuǎn)換器（XEPLD）是一種價(jià)格低、人機(jī)界面友好的軟件工具，因其能很容易地直接把標(biāo)準(zhǔn)的方程轉(zhuǎn)換到EPLD中而著稱，整個(gè)設(shè)計(jì)過(guò)程很簡(jiǎn)單，如圖2-10所示。

圖2-10基于PAL方程的設(shè)計(jì)流程第31頁(yè)，共45頁(yè)，2023年，2月20日，星期一2．4．1．2XC7300系列產(chǎn)品相關(guān)說(shuō)明

XC7300系列器件是高密度的PLD，它具有設(shè)計(jì)周期短、風(fēng)險(xiǎn)小、修改容易、開(kāi)發(fā)成本低、系統(tǒng)結(jié)構(gòu)靈活和集成度高等一系列優(yōu)點(diǎn)，是實(shí)現(xiàn)復(fù)雜邏輯功能，提高系統(tǒng)性能、集成度和可靠性的有力工具，在很多應(yīng)用中正逐步取代門(mén)陣列。高密度可編程邏輯器件（簡(jiǎn)稱高密度PLD）是相對(duì)于傳統(tǒng)簡(jiǎn)單PLD（如PAL/GAL）而言的，是可編程門(mén)陣列（FPGA）和復(fù)雜PLD（CPLD）的總稱。一般來(lái)說(shuō)，復(fù)雜PLD是在一塊芯片上集成的多個(gè)PAL塊，其基本邏輯單元是乘積項(xiàng)。其邏輯單元與輸入輸出單元的連接關(guān)系是固定的，各個(gè)PAL塊可以通過(guò)共享的可編程互連資源交換信息，實(shí)現(xiàn)PAL塊之間的互連。復(fù)雜PLD的主要特點(diǎn)是速度可預(yù)測(cè)性較好，對(duì)典型設(shè)計(jì)往往容易獲得較高的性能，但集成度往往不夠高，體系結(jié)構(gòu)靈活性差，適用范圍較窄。第32頁(yè)，共45頁(yè)，2023年，2月20日，星期一

可編程門(mén)陣列得名于其體系結(jié)構(gòu)與傳統(tǒng)掩膜編程門(mén)陣列的相似性，F(xiàn)PGA的特點(diǎn)是體系結(jié)構(gòu)和邏輯單元很靈活，集成度較高，可以集成各種邏輯，適用范圍寬，但速度可預(yù)測(cè)性差，與邏輯分割、布局布線、邏輯單元的結(jié)構(gòu)和粒度。一般來(lái)說(shuō)，F(xiàn)PGA多采用SRAM和Antifuse編程技術(shù)，復(fù)雜PLD則多采用UV-EPROM和EEPROM編程技術(shù)。第33頁(yè)，共45頁(yè)，2023年，2月20日，星期一2.4.2Altera公司MAX7000系列器件的結(jié)構(gòu)MAX7000系列是Altera公司第二代MAX結(jié)構(gòu)的器件。（1）MAX7000的特性和功能

MAX7000E系列包括EPM7128E,EPM7160E,EPM7192E和EPM7256E，增加了幾個(gè)新的特性,附加全局時(shí)鐘,附加輸出使能控制,增加連線資源,快速輸入寄存器和一個(gè)可編程的電壓擺率。2．4．2．1MAX7000系列器件概況第34頁(yè)，共45頁(yè)，2023年，2月20日，星期一（2）MAX7000的結(jié)構(gòu)1）邏輯陣列塊，MAX7000的結(jié)構(gòu)主要是由高性能的稱為邏輯陣列塊(LAB)的靈活邏輯陣列模塊以及它們之間的連線構(gòu)成的。2）宏單元，MAX7000的宏單元可以單獨(dú)的配置為時(shí)序邏輯和組合邏輯工作方式,宏單元由三個(gè)功能塊組成:邏輯陣列、乘積項(xiàng)選擇矩陣和可編程觸發(fā)器。3）擴(kuò)展乘積項(xiàng)，MAX7000具有共享和并聯(lián)擴(kuò)展乘積項(xiàng)。4）可編程連線陣列，在可編程連線陣列上布線,將各LAB相互連接構(gòu)成所需的邏輯,這個(gè)全局總線是可編程的通道,它把器件中任何信號(hào)源連到其目的地。5）I/O控制塊，I/O控制塊允許每個(gè)I/O引腳單獨(dú)的配置為輸出、輸入和雙向工作方式。所有I/O引腳都有一個(gè)三態(tài)緩沖器,它能由全局輸出使能信號(hào)中的一個(gè)控制,或者把使能端直接接地(GND)或接到電源(Vcc)上。第35頁(yè)，共45頁(yè)，2023年，2月20日，星期一（3）MAX7000的試配設(shè)計(jì)

開(kāi)始設(shè)計(jì)之前應(yīng)避免進(jìn)行引腳和宏單元的分配,

要盡可能地為將來(lái)變更設(shè)計(jì)保留一些器件資源。利用ignorepreviousFit(放棄以前的試配)命令編譯設(shè)計(jì),這時(shí)命令參數(shù)要選擇使編譯器靈活性最大的情況

只要有可能,就利用全局寄存器控制信號(hào)。

利用LCELL/SOFT緩沖器分解復(fù)雜邏輯。

第36頁(yè)，共45頁(yè)，2023年，2月20日，星期一2．4．2．2MAX7000系列器件的結(jié)構(gòu)特性可以概括為：1）

LAB,MAX7000系列器件是基于高性能、靈活的邏輯陣列模件-LAB的。2）宏單元（Macrocell）,每個(gè)宏單元可被獨(dú)立地配置組合邏輯和時(shí)序邏輯，它由以下功能單元組成：邏輯陣列（LogicArray），乘積項(xiàng)選擇矩陣和可編程的寄存器。3）擴(kuò)展乘積項(xiàng)（ExpanderProductTerms）當(dāng)邏輯比較復(fù)雜時(shí)，一個(gè)宏單元中的乘積項(xiàng)可能不夠用，盡管可以用另一個(gè)宏單元產(chǎn)生提供所需的邏輯，但這增加了延時(shí)。MAX7000在同一個(gè)LAB中為每個(gè)宏單元提供了擴(kuò)展乘積項(xiàng)，這使得邏輯占用更少的資源而獲得更高的速度。4）可編程連線陣列（PIA）將所有輸出連接到所有器件內(nèi)的輸入。所有MAX7000系列的I/O管腳、宏單元的輸出可作為PIA的輸入，使得這些信號(hào)可在整個(gè)器件內(nèi)可用。第37頁(yè)，共45頁(yè)，2023年，2月20日，星期一（1）系列器件特點(diǎn)

該系列是以第二代多陣列結(jié)構(gòu)為基礎(chǔ)的高性能CMOS器件：高密度，600—5000個(gè)EPLD系列MAX7128E，提供5000個(gè)門(mén)。

圖2-11MAX7000的結(jié)構(gòu)圖第38頁(yè)，共45頁(yè)，2023年，2月20日，星期一（2）結(jié)構(gòu)框架

MAX7000的結(jié)構(gòu)如圖2.11所示，其中I/O為輸入輸出模塊，F(xiàn)B為邏輯陣列模塊（LAB），這些模塊由可編程互連矩陣相互連接。

專用輸入信號(hào)包含4個(gè)專用輸入信號(hào),它們能用作專用輸入或每一個(gè)宏單元與I/O引腳的全局控制信號(hào)。時(shí)鐘、清除和輸出使能邏輯陣列塊稱為L(zhǎng)AB,每個(gè)LAB由16個(gè)宏單元組成,多個(gè)LAB通過(guò)可編程連線陣列互連，每一個(gè)LAB有來(lái)自PIA的36個(gè)信號(hào)、用于寄存器輔助功能的控制信號(hào)和I/O引腳到寄存器的直接通道宏單元，

宏單元可以單獨(dú)配置為組合邏輯和時(shí)序邏輯工作方式，它由三個(gè)功能塊組成：邏輯陣列、乘積項(xiàng)選擇矩陣和可編程觸發(fā)器。擴(kuò)展乘積項(xiàng)可以使一個(gè)宏單元實(shí)現(xiàn)更復(fù)雜的邏輯函數(shù)，而不使用兩個(gè)宏單元可編程連線陣列，該陣列將各個(gè)LAB互連在一起構(gòu)成所需的邏輯功能，I/O控制塊允許每個(gè)I/O引腳可以單獨(dú)配置為輸入、輸出或是雙向工作方式。第39頁(yè)，共45頁(yè)，2023年，2月20日，星期一

主動(dòng)串行配置（AS），該配置使用ALTERA公司提供的配置EPROM（如EPC1213）作為器件的配置數(shù)據(jù)源，配置EPROM以串行位流（bit-stream）方式向器件提供數(shù)據(jù)，典型電路見(jiàn)圖2-12。

圖2-12主動(dòng)串行配置

在該圖中，F(xiàn)LEX8000的nCONFIG引腳接電源，使該器件有開(kāi)機(jī)自動(dòng)配置能力。第40頁(yè)，共45頁(yè)，2023年，2月20日，星期一

使用并行EPROM以APU或APD方式配置FLEX8000的一般電路如圖2-13所示。所有FLEX8000芯片通過(guò)自己的18條地址線向EPROM提供地址。

圖2-13主動(dòng)并行配置第41頁(yè)，共45頁(yè)，2023年，2月20日，星期一

被動(dòng)串行配置（PS）方式采用外部控制器，通過(guò)串行位（BIT）流來(lái)配置FLEX8000，F(xiàn)LEX8000，通過(guò)5條線與外部控制器連接。外部控制器有如下幾種：ALTERA公司的PL-MPU編程部件和FLEX卸載電纜（DOWNLOADCABLE）；智能主機(jī)（微機(jī)或單片機(jī)）。外部控制器有如下幾種：ALTERA公司的PL-MPU編程部件和FLEX卸載電纜（DOWNLOADCABLE）；智能主機(jī)（微機(jī)或單片機(jī)）；ALTERA公司的BitBlaster電纜，該電纜與RS232接口兼容。使用ALTERA的FLEX卸載電纜進(jìn)行被