基于FPGA可編程振蕩器增強-設計應用

精品文檔-下載后可編輯基于FPGA可編程振蕩器增強-設計應用當今復雜的FPGA含有眾多用于實現(xiàn)各種電路與系統(tǒng)的功能塊，諸如邏輯陣列、存儲器、DSP模塊、處理器、用于時序生成的鎖相環(huán)(PLL)和延遲鎖定環(huán)(DLL)、標準I/O、高速數(shù)字收發(fā)器以及并行接口（PCI、DDR等）。這些不同的功能塊通常由多個時鐘驅動，F(xiàn)PGA一般會綜合采用外部振蕩器以及內部PLL與DLL來生成時鐘。系統(tǒng)設計人員必須決定如何綜合使用外部與內部資源來實現(xiàn)的時鐘樹設計。而可編程時鐘振蕩器用作FPGA系統(tǒng)的時序參考，可提供一系列優(yōu)勢。其中首要優(yōu)勢是為了實現(xiàn)時鐘樹優(yōu)化而進行高分辨率頻率選擇時所帶來的設計靈活性。另一個巨大優(yōu)勢是具有可以減少電磁干擾(EMI)的擴頻調制功能。

內在可編程的硅MEMS時鐘振蕩器架構能夠幫助采用FPGA的系統(tǒng)設計人員解決許多難題。這種微型機電系統(tǒng)架構能夠輕松整合一些其它功能，如：用于消減EMI的擴頻時鐘、用于消除抖動的數(shù)控振蕩器以及高速應用中的失效保護功能。

頻率選擇一般系統(tǒng)需要一系列時鐘頻率。其中一些是標準頻率，這種標準化可能是出于對行業(yè)規(guī)范強制要求的考慮（如：PCIExpress?要求的100MHz頻率），也可能是由于得到了廣泛的應用（如：用于SATA的75MHz或用于PCITM的33.333MHz）。上述頻率與I/O接口關聯(lián)在一起，以確保實現(xiàn)互操作性，因為接口兩側可能不屬于同一系統(tǒng)。與此相對，用戶可選擇用于驅動處理器、DSP和狀態(tài)機引擎的時鐘頻率，以優(yōu)化速度、功率或資源占用。

在進行速度優(yōu)化時，應以時鐘頻率來驅動處理引擎，以使每秒運算次數(shù)達到。但是，時鐘周期抖動必須足夠低，以確保時鐘周期大于設計的臨界時序路徑，否則有可能出現(xiàn)邏輯錯誤。頻率選擇的常用方法是采用內部FPGAPLL對來自標準外部參考振蕩器的高頻時鐘進行綜合。此方法只有在內部PLL具有高頻分辨率和低抖動時才有效。

某些FPGA集成了內部低噪聲分數(shù)PLL，可滿足所有這些要求。在這種情況下，可以采用簡單的外部振蕩器參考。不過，許多情況下FPGA會采用帶有環(huán)形VCO和整數(shù)反饋分頻器的PLL來綜合不同頻率。這種PLL小巧靈活，比較容易設計和控制，而且功耗極低。不過，使用此類內部PLL時很難同時實現(xiàn)高分辨率與低抖動。

圖1為整數(shù)PLL的一般架構。對PLL輸出頻率的編程需綜合采用預分頻器(P)、反饋分頻器(M)和后分頻器(N)來完成，如下式所示：

PLL反饋環(huán)路形成一個限帶控制系統(tǒng)。輸出周期抖動主要取決于參考時鐘相位噪聲(PNin)和內部VCO相位噪聲(PNVCO)，如下式所示：

輸入參考時鐘相位噪聲和VCO相位噪聲與輸出相位噪聲息息相關，分別通過低通濾波器和高通濾波器響應來體現(xiàn)，如表達式中的Hin和HVCO。HVCO與Hin的截止頻率直接相關。圖2說明了典型二階PLL中Hin與HVCO的相互關系。PLL帶寬取決于相位檢測器的更新速率。大部分實際PLL的實際帶寬極限如下式所示：

例如，如果PLL輸入頻率是40MHz并且P=40，則實際PLL帶寬是100kHz。

周期抖動通過正弦濾波器響應與相位噪聲關聯(lián)在一起，如圖4所示。[1]可以看出，周期抖動在靠近fout/2的頻率偏移位置對整體PLL輸出相位噪聲更敏感。由于PLL帶寬遠低于fout/2，因此參考時鐘一般對周期抖動產生的影響較小，而內部VCO相位噪聲影響更大。

更高的PLL帶寬可以減少內部VCO對輸出周期抖動的影響，而且能夠降低整體周期抖動。大多數(shù)情況下，可以通過設定更高的帶寬來降低內部VCO噪聲和改善抖動。另一方面，要實現(xiàn)高頻率分辨率需要更大的分頻器P值，這會限制PLL帶寬。這種矛盾要求必須在高分辨率和低抖動之間做出權衡。而采用外部高分辨率振蕩器可以緩解這一問題，原因是高分辨率可以通過外部參考來實現(xiàn)。

高性能可編程振蕩器（如SiTIme提供的振蕩器）可以作為外部高分辨率振蕩器來使用。在采用此類振蕩器時，內部PLL只需支持非常有限的頻率綜合功能，從而可以提高帶寬并降低抖動。

可編程外部參考振蕩器的另一個優(yōu)勢是允許選擇更高的頻率作為參考。這樣就能夠實現(xiàn)帶寬更高的內部PLL，進而降低抖動。例如，為了滿足時序要求，某個應用可能需要采用RMS周期抖動為10皮秒的56MHz時鐘。

圖5說明了獲取56MHz時鐘的兩種方法。種方法采用標準的25MHz參考，而第二種方法采用非標準的28MHz參考。種方法需要較高的預分頻比，以達到所要求的分辨率，但是會導致更高的輸出抖動。第二種方法可以化P值而且能實現(xiàn)更高的PLL帶寬，從而可以降低輸出周期抖動。

大多數(shù)可編程振蕩器采用一個諧振器單元和一個或多個PLL來對不同頻率進行綜合。傳統(tǒng)上，石英晶體通常被選定作為穩(wěn)定諧振器。不過，其封裝難題卻限制了此類可編程振蕩器的可用性。近期，硅MEMS振蕩器大量上市，能夠在穩(wěn)定諧振器與高性能PLL方面提供高性價比的完美組合，并且適用于眾多行業(yè)的標準小型封裝。這種振蕩器為優(yōu)化FPGA系統(tǒng)中的時鐘樹提供了出色的FPGA時鐘解決方案。此類時鐘還可以滿足高速收發(fā)器更加苛刻的抖動規(guī)格要求。[2]

EMI消減只要在可編程振蕩器中將穩(wěn)定諧振器與高性能合成器配合使用，就能夠輕松獲得許多其它有用的時鐘功能。其中之一就是用于消減EMI的擴頻時鐘(SSC)。

SSC振蕩器是一種頻率經過調制的時鐘，可以確保時鐘信號能夠在更大的頻率范圍內傳播，從而可以減少給定頻率范圍內的整體峰值電磁輻射。SSC的作用在基于FPGA的系統(tǒng)中更加明顯，因為它可以減少共享同一時鐘源的所有電路與I/O的EMI。相比而言，跟蹤濾波與升高/降低控制法只能降低系統(tǒng)特定部分的EMI。圖6說明了SSC如何降低峰值EMI輻射。

SSC中的重要參數(shù)是調制范圍與調制方法（中心擴頻或向下擴頻）。諸如SiTIme的SiT9001等可編程振蕩器可提供寬廣的SSC調制范圍——向下擴頻和中心擴頻方式下都可以達到0.5%~2%。這種菜單選擇方式使設計人員能夠在優(yōu)化SSC實現(xiàn)系統(tǒng)性能的同時將EMI化。[3]

可編程振蕩器中分數(shù)NPLL所帶來的有用功能的另一個例子是數(shù)控振蕩器(DCO)。DCO功能強大，結合FPGA，可實現(xiàn)低帶寬、全數(shù)字PLL，從而能夠為高端電信與網絡系統(tǒng)提供失效保護、故障切換或抖動消除等功能。

硅MEMS的優(yōu)勢全新的硅MEMS振蕩器在過去幾年里顯著擴大了商用可編程振蕩器的產品組合。這些振蕩器使用戶能夠定制參考頻率，選擇外部參考與FPGA內部PLL參數(shù)的組合，從而實現(xiàn)的時鐘樹設計。此外，設計人員還可以輕松選擇電源電壓