基于CSMC工藝的零延時緩沖器的PLL設(shè)計-設(shè)計應(yīng)用

精品文檔-下載后可編輯基于CSMC工藝的零延時緩沖器的PLL設(shè)計-設(shè)計應(yīng)用1引言

本文在傳統(tǒng)鎖相環(huán)結(jié)構(gòu)的基礎(chǔ)上進行改進，設(shè)計了一款用于多路輸出時鐘緩沖器中的鎖相環(huán)，其主要結(jié)構(gòu)包括分頻器、鑒頻鑒相器(PFD)、電荷泵、環(huán)路濾波器和壓控振蕩器(VCO)。在鑒相器前采用預(yù)分頻結(jié)構(gòu)減小時鐘信號在傳輸過程中受雜散分布的電容電感的影響，避免產(chǎn)生信號畸變、漂移等嚴重影響電路隨時鐘工作的現(xiàn)象。PFD比較兩個分頻器的信號，產(chǎn)生誤差信號對電荷泵進行充放電，電荷泵產(chǎn)生的模擬信號經(jīng)過環(huán)路濾波器后調(diào)節(jié)VCO頻率。VCO輸出后的分頻器的分頻系數(shù)與預(yù)分頻系數(shù)相等，目的是使輸出與輸入的時鐘信號頻率相同，起到緩沖而不是分頻的效果。鎖定后實現(xiàn)輸入與輸出信號零延遲。

2電路結(jié)構(gòu)

2.1鑒頻鑒相器(PFD)

PFD產(chǎn)生關(guān)于頻率和相位誤差的信號，其脈沖寬度與相位誤差成比例的變化，傳輸給電荷泵及環(huán)路濾波器引起壓控振蕩器控制電壓的變化，進而改變振蕩頻率。電路工作的進程如圖2所示，這是一個下降沿比較的結(jié)構(gòu)，由兩個基本RS觸發(fā)器和兩個帶復(fù)位端的RS觸發(fā)器組成。這種鑒相器不僅可以對相位進行比較，也可以對頻率進行比較，鎖存結(jié)構(gòu)記憶了前的輸入信號狀態(tài)，從而決定了下的輸出狀態(tài)。

從復(fù)位信號有效開始考慮，以參考時鐘超前為例，in1的下降沿首先使A由高變低,接下來的in2下降沿也使B由高變低，四輸入與非門的四個輸入端都為高，復(fù)位信號RN變低(有效)，使A和B在很短的時間內(nèi)變高。下一個周期重復(fù)前一個步驟。反向器的作用是為了消除進入電荷泵的信號上的毛刺。另外由于復(fù)位信號是由四輸入與非門產(chǎn)生的，其本身的延時足以使復(fù)位脈沖有一定的寬度，減小鑒相死區(qū)，又不至于太寬出現(xiàn)錯誤的輸出波形。

2.2電荷泵(CP)

電荷泵設(shè)計的關(guān)鍵是降低抖動和電流失配引起的毛刺以及在開關(guān)瞬間的電荷轉(zhuǎn)移。調(diào)節(jié)電荷泵的尺寸使匹配電流、增益、電容參數(shù)得到優(yōu)化。本文的電荷泵結(jié)構(gòu)簡單，如圖2所示，由M1"M4組成連個共源共柵結(jié)構(gòu)的恒定電流源，高的輸出阻抗使其接近理想的電流源，輸出電阻近似為(gm2+gmb2)ro2r01或者(gm3+gmb3)ro3r04。UP和DN信號經(jīng)過反向器作為電荷泵的充放電開關(guān)，v1"v4是由基準電路產(chǎn)生的固定電平，使電流源工作在飽和區(qū)，關(guān)系滿足v2v1v3v4。當(dāng)UP為低DN為高時，上半部分電路導(dǎo)通，通過反向器內(nèi)部的電源對電容充電;反之，則下半部分導(dǎo)通，Vctrl通過M3、M4及反向器內(nèi)部對地放電;另外，由于開關(guān)不與輸出直接相連，幾乎不受電荷注入的影響，同時四個管子在工作都處于飽和狀態(tài)可以消除電荷分享效應(yīng)。在鎖定情況下，PFD產(chǎn)生同樣寬的基本脈沖UP和DN，使電荷泵的灌電流和源電流相等，這樣輸出的凈電流為0，保持VCO的控制電壓不變。

由于電荷泵是個對電流匹配程度要求極高結(jié)構(gòu)，因此在設(shè)計尺寸方面，要增大電流源的溝道長度，以減小溝道長度調(diào)制效應(yīng)的影響，這種結(jié)構(gòu)下電荷泵電流失配率僅為2.18%。

2.3壓控振蕩器(VCO)

VCO由五級差分延時單元構(gòu)成的環(huán)行振蕩器。環(huán)行振蕩器對VCO性能起著決定性的作用，它的關(guān)鍵性能指標包括線性度、相位噪聲和抖動，因此設(shè)計從這三個方面考慮進行優(yōu)化。本文的延時單元是在傳統(tǒng)的差分結(jié)構(gòu)上改進而來的，改進后的結(jié)構(gòu)如圖3所示。

通過改變延時單元的控制電壓來改變每個單元的延時，調(diào)節(jié)頻率的變化，電流源的偏置電壓bias是控制電壓Vctrl經(jīng)過偏置電路產(chǎn)生的,兩者滿足一定的函數(shù)關(guān)系，它們共同變化使VCO的輸出電壓擺幅隨頻率變化的幅度不至于過大，同時很好的保證了頻率與控制電壓的線性關(guān)系。

延時單元選用采用差分結(jié)構(gòu)是因為它有較好的噪聲抑制作用，消除了噪聲耦合中項分量，大大減小了電源噪聲的影響，N阱也對P襯底的噪聲進行了隔離;選用PMOS差分對是考慮到PMOS管比NMOS管有較小的1/f噪聲和較小的噪聲跨導(dǎo)，對同樣的噪聲電壓，跨導(dǎo)小的PMOS管的輸出和噪聲電流小，引起的相位噪聲小。由其上邊的電流源偏置，對稱負載是由二極管連接的NMOS和同樣尺寸的NMOS電流源并聯(lián)組成的。

NMSO電流源有兩個作用：其一是通過減小電流而不是減小其寬長比來降低負載器件的跨導(dǎo)gm,從而在一定程度上提高增益;其二是通過Vctrl來改變有效的線性負載，調(diào)節(jié)輸出擺幅。對源端耦合的差分結(jié)構(gòu)來說，差分輸入對的襯底通常有兩種接法：一是接到源端，消除襯偏效應(yīng)，但這種接法使源端到地的電容很大，增加抖動：另一種接法是接到電位上，這樣節(jié)點電容將減小，但由于襯偏效應(yīng)使閾值電壓增大，且隨共模輸入電壓而變。因此本文根據(jù)實際需要，將襯底接到如圖3中虛線所示的襯底偏置產(chǎn)生電路上，近似于左邊差分結(jié)構(gòu)的一半，使輸入對管的襯底電壓較源極略高，在減小源極節(jié)點電容的同時，又不至于使閾值電壓太大。節(jié)點電容的減小也有效降低了VCO的抖動，改進后的結(jié)構(gòu)周對周抖動減小。閾值電壓隨控制電壓的變化而變化，從而調(diào)節(jié)振蕩幅度和頻率。另外，體效應(yīng)還使振蕩器起振所需的控制電壓減小。至此環(huán)行振蕩器的三個主要性能都得到了優(yōu)化。

3仿真結(jié)果與版圖

本設(shè)計采用CSMC公司的0.5μm的CMOS模型進行了仿真，主要使用Hspice進行仿真，50MHz下的仿真結(jié)果表明，在VDD/2時輸入與輸出延時為0，可實現(xiàn)緩沖器的零延時作用，控制電壓Vctrl的變化過程如圖4a所示，從圖中可以看出鎖定時間為0.31ms,功耗為4.8mV。

圖4b為壓控振蕩器的頻率隨控制電壓變化的曲線，由圖中可以看出在工作頻率內(nèi)呈現(xiàn)很好的線性關(guān)系，這主要是由VCO的結(jié)構(gòu)決定的。增益為83.3MHz/V，有資料表明，與高增益結(jié)構(gòu)相比，較低的VCO增益會使由耦合噪聲抖動大大減小。圖5為該PLL的版圖，整個版圖面積為1.2μm×1.7μm,版圖設(shè)計使用的是CadenceVirtuoso工具，在設(shè)計中注意完全對稱規(guī)則，抑制共模噪聲。

另外，整個芯片包括許多數(shù)字控制電路，為了抑制其引入襯底噪聲采用隔離環(huán)進行隔離，并將數(shù)字電路與模擬電路盡量遠離，實現(xiàn)電源、襯底和地的很好的隔離。

結(jié)論：本文采用CSMC0.5um工藝設(shè)計了一款用于零延時緩沖器的PLL，仿真結(jié)果表明，在負載電容為15pF時的周對周抖動為45ps，在滿足各項要求的同時實現(xiàn)了時鐘所要求的低抖動性能。完全滿足零延遲時鐘緩沖器的要求，本設(shè)計產(chǎn)品已通過J750的測試，證明符合應(yīng)用要求。

本文的創(chuàng)新點在于采用了共源共柵結(jié)構(gòu)的電流源提供充放電點流，增大輸出阻抗，當(dāng)控制電壓有微小變化時不會引起點流發(fā)生大的變化，因此這種結(jié)構(gòu)能提供更好的匹配點流。另外，壓控振蕩器兩個輸入對管的襯底接法也是本文的創(chuàng)新點，