VHDL硬件描述語(yǔ)言及數(shù)字邏輯電路設(shè)計(jì)-第1章

VHDL硬件描述語(yǔ)言及數(shù)字邏輯電路設(shè)計(jì)-第1章第一頁(yè)，共43頁(yè)。數(shù)字系統(tǒng)設(shè)計(jì)歷來(lái)存在兩個(gè)分支，即系統(tǒng)硬件設(shè)計(jì)和系統(tǒng)軟件設(shè)計(jì)。同樣，設(shè)計(jì)人員也因工作性質(zhì)不同，可分成硬件設(shè)計(jì)人員和軟件設(shè)計(jì)人員。他們各自從事自己的工作，很少涉足對(duì)方的領(lǐng)域，特別是軟件設(shè)計(jì)人員更是如此。但是，隨著計(jì)算機(jī)技術(shù)的發(fā)展和硬件描述語(yǔ)言(HardwareDescriptionLanguage，HDL)的出現(xiàn)，這種界線已經(jīng)被打破。數(shù)字系統(tǒng)的硬件構(gòu)成及其行為完全可以用HDL語(yǔ)言來(lái)描述和仿真。這樣，軟件設(shè)計(jì)人員也同樣可以借助HDL語(yǔ)言設(shè)計(jì)出符合要求的硬件系統(tǒng)。不僅如此，利用HDL語(yǔ)言來(lái)設(shè)計(jì)系統(tǒng)硬件與利用傳統(tǒng)方法設(shè)計(jì)系統(tǒng)硬件相比，還具有許多突出的優(yōu)點(diǎn)。它是硬件設(shè)計(jì)領(lǐng)域的一次變革，對(duì)系統(tǒng)的硬件設(shè)計(jì)將產(chǎn)生巨大的影響。本章將詳細(xì)介紹這種硬件設(shè)計(jì)方法的變化。

第二頁(yè)，共43頁(yè)。圖1-1六進(jìn)制計(jì)數(shù)器的狀態(tài)轉(zhuǎn)移圖第三頁(yè)，共43頁(yè)。

在計(jì)算機(jī)輔助電子系統(tǒng)設(shè)計(jì)出現(xiàn)以前，人們一直采用傳統(tǒng)的硬件電路設(shè)計(jì)方法來(lái)設(shè)計(jì)系統(tǒng)的硬件。這種硬件設(shè)計(jì)方法具體有以下幾個(gè)主要特征。1.1傳統(tǒng)的系統(tǒng)硬件設(shè)計(jì)方法第四頁(yè)，共43頁(yè)。

(1)采用自下至上(BottomUp)的設(shè)計(jì)方法。

自下至上的硬件電路設(shè)計(jì)方法的主要步驟是：根據(jù)系統(tǒng)對(duì)硬件的要求，詳細(xì)編制技術(shù)規(guī)格書(shū)，并畫(huà)出系統(tǒng)控制流圖；然后根據(jù)技術(shù)規(guī)格書(shū)和系統(tǒng)控制流圖，對(duì)系統(tǒng)的功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫(huà)出系統(tǒng)的功能框圖；接著進(jìn)行各功能模塊的細(xì)化和電路設(shè)計(jì)；各功能模塊的電路設(shè)計(jì)、調(diào)試完成后，將各功能模塊的硬件電路連接起來(lái)再進(jìn)行系統(tǒng)的調(diào)試；最后完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)。

自下至上的設(shè)計(jì)方法充分體現(xiàn)在各功能模塊的電路設(shè)計(jì)中。下面以一個(gè)六進(jìn)制計(jì)數(shù)器設(shè)計(jì)為例進(jìn)行說(shuō)明。

第五頁(yè)，共43頁(yè)。要設(shè)計(jì)一個(gè)六進(jìn)制計(jì)數(shù)器，其方案是多種多樣的，但是擺在設(shè)計(jì)者面前的一個(gè)首要問(wèn)題是如何選擇現(xiàn)有的邏輯元器件構(gòu)成六進(jìn)制計(jì)數(shù)器。設(shè)計(jì)六進(jìn)制計(jì)數(shù)器首先從選擇邏輯元器件開(kāi)始。

第一步，選擇邏輯元器件。由數(shù)字電路的基本知識(shí)可知，可以用與非門(mén)、或非門(mén)、D觸發(fā)器、JK觸發(fā)器等基本邏輯元器件來(lái)構(gòu)成一個(gè)計(jì)數(shù)器。設(shè)計(jì)者根據(jù)電路盡可能簡(jiǎn)單、價(jià)格合理、購(gòu)買(mǎi)和使用方便等原則及各自的習(xí)慣來(lái)選擇構(gòu)成六進(jìn)制計(jì)數(shù)器的元器件。本例中選擇JK觸發(fā)器和D觸發(fā)器作為構(gòu)成六進(jìn)制計(jì)數(shù)器的主要元器件。第六頁(yè)，共43頁(yè)。第二步，進(jìn)行電路設(shè)計(jì)。假設(shè)六進(jìn)制計(jì)數(shù)器采用約翰遜計(jì)數(shù)器。3個(gè)觸發(fā)器連接應(yīng)該產(chǎn)生8種狀態(tài)，現(xiàn)在只使用6個(gè)狀態(tài)，將其中的010和101兩種狀態(tài)禁止。這樣六進(jìn)制計(jì)數(shù)器的狀態(tài)轉(zhuǎn)移圖如圖1-1所示。

從這個(gè)狀態(tài)轉(zhuǎn)移圖可以看到，在計(jì)數(shù)過(guò)程中計(jì)數(shù)器的3個(gè)觸發(fā)器的狀態(tài)是這樣轉(zhuǎn)移的：首先3個(gè)觸發(fā)器的狀態(tài)均為0，即Q2Q1Q0=000，以后每來(lái)一個(gè)計(jì)數(shù)脈沖，其狀態(tài)變化情況為000→001→011→111→110→100→000→001→

…。

在知道六進(jìn)制計(jì)數(shù)器的狀態(tài)變化規(guī)律以后，就可以列出每個(gè)觸發(fā)器的前一個(gè)狀態(tài)和后一個(gè)狀態(tài)變化的狀態(tài)表，如表1-1所示。第七頁(yè)，共43頁(yè)。

表1-1觸發(fā)器的狀態(tài)變化表第八頁(yè)，共43頁(yè)。從表1-1中可以發(fā)現(xiàn)，Q2當(dāng)前狀態(tài)的輸出是Q1前一狀態(tài)的輸出，而Q1當(dāng)前狀態(tài)的輸出就是Q0前一狀態(tài)的輸出。這樣，如Q2和Q1采用D觸發(fā)器，則只要將Q0輸出端與D1觸發(fā)器的D輸入端相連接，將D1觸發(fā)器的輸出(Q1)端與D2觸發(fā)器的D輸入端相連接即可。Q0輸出關(guān)系復(fù)雜一些，因此必須選用JK觸發(fā)器，并且利用Q1、Q2輸出作為約束條件，經(jīng)組合邏輯電路作為D0的J和K輸入。Q2、Q1輸出和D0的J、K輸入關(guān)系如表1-2所示。第九頁(yè)，共43頁(yè)。

表1-2Q2、Q1輸出和D0的J、K輸入關(guān)系表第十頁(yè)，共43頁(yè)。從表1-2中很容易寫(xiě)出以Q2、Q1為輸入，以J、K為輸出的兩個(gè)真值表。該真值表實(shí)際上就是或非門(mén)的真值表和與門(mén)的真值表。將Q2、Q1分別連到或非門(mén)的輸入端，將或非門(mén)的輸出連到Q0的J輸入端，再將Q2、Q1分別連接到與門(mén)的輸入端，將與門(mén)的輸出端與D0的K輸入端相連，這樣，一個(gè)六進(jìn)制計(jì)數(shù)器的硬件電路設(shè)計(jì)就完成了，如圖1-2所示。當(dāng)然，觸發(fā)器的時(shí)鐘端應(yīng)和計(jì)數(shù)脈沖端相連接，系統(tǒng)復(fù)位信號(hào)應(yīng)和觸發(fā)器的置“0”端相連接，這樣就可以保證實(shí)際電路的正常工作。第十一頁(yè)，共43頁(yè)。

圖1-2六進(jìn)制約翰遜計(jì)數(shù)器原理圖第十二頁(yè)，共43頁(yè)。與六進(jìn)制計(jì)數(shù)器模塊設(shè)計(jì)一樣，系統(tǒng)的其它模塊也按此方法進(jìn)行設(shè)計(jì)。在所有硬件模塊設(shè)計(jì)完成以后，再將各模塊連接起來(lái)，進(jìn)行調(diào)試。如有問(wèn)題，則進(jìn)行局部修改，直至整個(gè)系統(tǒng)調(diào)試完畢為止。

由上述設(shè)計(jì)過(guò)程可以看到，系統(tǒng)硬件的設(shè)計(jì)是從選擇具體元器件開(kāi)始的，并用這些元器件進(jìn)行邏輯電路設(shè)計(jì)，完成系統(tǒng)各獨(dú)立功能模塊的設(shè)計(jì)，然后將各功能模塊連接起來(lái)，完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)。上述過(guò)程從最底層開(kāi)始設(shè)計(jì)，直至最高層設(shè)計(jì)完畢，故將這種設(shè)計(jì)方法稱(chēng)為自下至上的設(shè)計(jì)方法。第十三頁(yè)，共43頁(yè)。(2)采用通用的邏輯元器件。

在傳統(tǒng)的硬件電路設(shè)計(jì)中，設(shè)計(jì)者總是根據(jù)系統(tǒng)的具體需要，選擇市場(chǎng)上能買(mǎi)到的邏輯元器件來(lái)構(gòu)成所要求的邏輯電路，從而完成系統(tǒng)的硬件設(shè)計(jì)。盡管隨著微處理器的出現(xiàn)，在由微處理器及其相應(yīng)硬件構(gòu)成的系統(tǒng)中，許多系統(tǒng)的硬件功能可以用軟件功能來(lái)實(shí)現(xiàn)，從而在較大程度上簡(jiǎn)化了系統(tǒng)硬件電路的設(shè)計(jì)，但是這種選擇通用的元器件來(lái)構(gòu)成系統(tǒng)硬件電路的方法并未改變。第十四頁(yè)，共43頁(yè)。(3)在系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)行仿真和調(diào)試。

在傳統(tǒng)的系統(tǒng)硬件設(shè)計(jì)方法中，仿真和調(diào)試通常只有在后期完成系統(tǒng)硬件設(shè)計(jì)以后才能進(jìn)行，因?yàn)檫M(jìn)行仿真和調(diào)試的儀器一般為系統(tǒng)仿真器、邏輯分析儀和示波器等，它們只有在硬件系統(tǒng)已經(jīng)構(gòu)成后才能使用。這樣，系統(tǒng)設(shè)計(jì)時(shí)存在的問(wèn)題只能在后期才會(huì)較容易地被發(fā)現(xiàn)，即傳統(tǒng)的硬件設(shè)計(jì)方法對(duì)系統(tǒng)設(shè)計(jì)人員提出了較高的要求，一旦考慮不周，系統(tǒng)設(shè)計(jì)存在較大缺陷，那么就有可能要重新設(shè)計(jì)系統(tǒng)，使得設(shè)計(jì)周期大大延長(zhǎng)。第十五頁(yè)，共43頁(yè)。(4)主要設(shè)計(jì)文件是電原理圖。

在用傳統(tǒng)的硬件設(shè)計(jì)方法對(duì)系統(tǒng)進(jìn)行設(shè)計(jì)并調(diào)試完畢后，所形成的硬件設(shè)計(jì)文件主要是由若干張電原理圖構(gòu)成的文件。在電原理圖中詳細(xì)標(biāo)注了各邏輯元器件的名稱(chēng)和相互間的信號(hào)連接關(guān)系。該文件是用戶使用和維護(hù)系統(tǒng)的依據(jù)。對(duì)于小系統(tǒng)，這種電原理圖只要幾十張至幾百?gòu)埣纯?。但是，如果系統(tǒng)比較大，硬件比較復(fù)雜，那么這種電原理圖可能有幾千張、幾萬(wàn)張甚至幾十萬(wàn)張。如此多的電原理圖給歸檔、閱讀、修改和使用都帶來(lái)了極大的不便。第十六頁(yè)，共43頁(yè)。傳統(tǒng)的硬件電路設(shè)計(jì)方法已經(jīng)沿用了幾十年，是目前廣大電子工程師所熟悉和掌握的一種方法。但是，隨著計(jì)算機(jī)技術(shù)、大規(guī)模集成電路技術(shù)的發(fā)展，這種傳統(tǒng)的設(shè)計(jì)方法已大大落后于當(dāng)今技術(shù)的發(fā)展。一種嶄新的、采用硬件描述語(yǔ)言的硬件電路設(shè)計(jì)方法已經(jīng)興起，它的出現(xiàn)給硬件電路設(shè)計(jì)帶來(lái)了一次重大的變革。第十七頁(yè)，共43頁(yè)。

一般來(lái)說(shuō)，在硬件電路設(shè)計(jì)中采用計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)(CAD)到20世紀(jì)80年代才得到了普及和應(yīng)用。一開(kāi)始，人們僅僅利用計(jì)算機(jī)軟件來(lái)實(shí)現(xiàn)印刷板的布線，以后才慢慢實(shí)現(xiàn)了插件板級(jí)規(guī)模的電子電路設(shè)計(jì)和仿真。在我國(guó)所使用的工具中，最有代表性的設(shè)計(jì)工具是Tango和早期的ORCAD。它們的出現(xiàn)使得電子電路設(shè)計(jì)和印刷板布線工藝實(shí)現(xiàn)了自動(dòng)化。但是，就設(shè)計(jì)方法而言，其仍采用自下至上的設(shè)計(jì)方法，利用已有的邏輯元器件來(lái)構(gòu)成硬件電路。1.2利用硬件描述語(yǔ)言的硬件電路設(shè)計(jì)方法第十八頁(yè)，共43頁(yè)。隨著大規(guī)模專(zhuān)用集成電路(ASIC)的開(kāi)發(fā)和研制，為了提高開(kāi)發(fā)的效率，增加已有開(kāi)發(fā)成果的可繼承性以及縮短開(kāi)發(fā)時(shí)間，各ASIC研制和生產(chǎn)廠家相繼開(kāi)發(fā)了用于各自目的的硬件描述語(yǔ)言。其中最有代表性的是美國(guó)國(guó)防部開(kāi)發(fā)的VHDL語(yǔ)言(VHSICHardwareDescriptionLanguage)、Verilog公司開(kāi)發(fā)的Verilog-HDL以及日本電子工業(yè)振興協(xié)會(huì)開(kāi)發(fā)的UDL/I語(yǔ)言。

所謂硬件描述語(yǔ)言，就是可以描述硬件電路的功能、信號(hào)連接關(guān)系及定時(shí)關(guān)系的語(yǔ)言。它比電原理圖能更有效地表示硬件電路的特性。例如，一個(gè)二選一選擇器的電原理圖如圖1-3(a)所示，用VHDL語(yǔ)言描述的二選一選擇器如圖1-3(b)所示。第十九頁(yè)，共43頁(yè)。

圖1-3二選一選擇器的電原理圖與VHDL語(yǔ)言描述

(a)二選一選擇器的電原理圖；(b)二選一選擇器的VHDL語(yǔ)言描述第二十頁(yè)，共43頁(yè)。利用硬件描述語(yǔ)言編程來(lái)表示邏輯器件及系統(tǒng)硬件的功能和行為，是該設(shè)計(jì)方法的一個(gè)重要特征。

利用HDL語(yǔ)言設(shè)計(jì)系統(tǒng)硬件的方法，歸納起來(lái)具有以下幾個(gè)特點(diǎn)。

(1)采用自上至下(TopDown)的設(shè)計(jì)方法。

所謂自上至下的設(shè)計(jì)方法，就是從系統(tǒng)的總體要求出發(fā)，自上至下地逐步將設(shè)計(jì)內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。在利用HDL的硬件設(shè)計(jì)方法中，設(shè)計(jì)者將系統(tǒng)硬件設(shè)計(jì)自上至下分成三個(gè)層次進(jìn)行。第二十一頁(yè)，共43頁(yè)。第一層次是行為描述。所謂行為描述，實(shí)質(zhì)上就是對(duì)整個(gè)系統(tǒng)數(shù)學(xué)模型的描述。一般來(lái)說(shuō)，對(duì)系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計(jì)的初始階段，通過(guò)對(duì)系統(tǒng)行為描述的仿真來(lái)發(fā)現(xiàn)設(shè)計(jì)中存在的問(wèn)題。在行為描述階段并不真正考慮其實(shí)際的操作和算法用什么方法來(lái)實(shí)現(xiàn)，考慮更多的是系統(tǒng)的結(jié)構(gòu)及其工作過(guò)程是否能達(dá)到系統(tǒng)設(shè)計(jì)規(guī)格書(shū)的要求。下面仍以六進(jìn)制計(jì)數(shù)器為例，說(shuō)明如何用VHDL語(yǔ)言以行為方式來(lái)描述它的工作特性。第二十二頁(yè)，共43頁(yè)。

【例1-1】用VHDL語(yǔ)言以行為方式描述六進(jìn)制計(jì)數(shù)器的工作特性。

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYcounterIS

PORT(

clk:INSTD_LOGIC;

rs:INSTD_LOGIC;

count_out:OUTSTD_LOGIC_VECTOR(2DOWNTO0));

ENDENTITYcounter;

ARCHITECTUREbehavOFcounterIS第二十三頁(yè)，共43頁(yè)。SIGNALnext_count:STD_LOGIC_VECTOR(2DOWNTO0);

BEGIN

count_proc:PROCESS(rs,clk)IS

BEGIN

IFrs='0'THEN

next_count<="000";

ELSIF(clk'EVENTANDclk='1')THEN

CASEnext_countIS

WHEN"000"=>next_count<="001";

WHEN"001"=>next_count<="011";第二十四頁(yè)，共43頁(yè)。WHEN"011"=>next_count<="111";

WHEN"111"=>next_count<="110";

WHEN"110"=>next_count<="100";

WHEN"100"=>next_count<="000";

WHENOTHERS=>next_count<="XXX";

ENDCASE;

ENDIF;

count_out<=next_countAFTER10ns;

ENDPROCESScount_proc;

ENDARCHITECTUREbehav;第二十五頁(yè)，共43頁(yè)。從例1-1中可以看出，該段VHDL語(yǔ)言程序勾畫(huà)出了六進(jìn)制計(jì)數(shù)器的輸入、輸出引腳和內(nèi)部計(jì)數(shù)過(guò)程的計(jì)數(shù)狀態(tài)變化時(shí)序及關(guān)系。這實(shí)際上是計(jì)數(shù)器工作模型的描述。當(dāng)該程序仿真通過(guò)以后，說(shuō)明六進(jìn)制計(jì)數(shù)器模型是正確的。在此基礎(chǔ)上再改寫(xiě)該程序，使其語(yǔ)句表達(dá)式易于用邏輯元件來(lái)實(shí)現(xiàn)，這是第二層次所要做的工作。第二十六頁(yè)，共43頁(yè)。第二層次是RTL方式描述。這一層次稱(chēng)為寄存器傳輸描述(又稱(chēng)數(shù)據(jù)流描述)。如前所述，用行為方式描述的系統(tǒng)結(jié)構(gòu)的程序其抽象程度高，是很難直接映射到具體的邏輯元件結(jié)構(gòu)用硬件來(lái)實(shí)現(xiàn)的。要想得到硬件的具體實(shí)現(xiàn)，必須將行為方式描述的VHDL語(yǔ)言程序改寫(xiě)為RTL方式描述的VHDL語(yǔ)言程序。也就是說(shuō)，系統(tǒng)采用RTL方式描述，才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合。當(dāng)然，這里所說(shuō)的可以進(jìn)行邏輯綜合是有條件的，它是針對(duì)某一特定的邏輯綜合工具而言的。第二十七頁(yè)，共43頁(yè)。與例1-1行為方式描述等價(jià)的六進(jìn)制計(jì)數(shù)器的RTL描述。

LIBRARYIEEE;

USEIEEE.STD_LDGIC_1164.ALL;

USEWORK.NEW.ALL;

ENTITYcounterIS

PORT(clk,rs:

INSTD_LOGIC;

q1,q2,q3:

OUTSTD_LOGIC);

ENDENTITYcounter;

ARCHITECTURErtlOFcounterIS

COMPONENTdffIS第二十八頁(yè)，共43頁(yè)。PORT(d,rs,clk:

INSTD_LOGIC;

q:

OUTSTD_LOGIC);

ENDCOMPONENTdff;

COMPONENTdjkIS

PORT(j,k,rs,clk:

INSTD_LOGIC;

q:

OUTSTD_LOGIC);

ENDCOMPONENTdjk;

COMPONENTand2IS

PORT(a,b:

INSTD_LOGIC;

c:

OUTSTD_LOGIC);

ENDCOMPONENTand2;第二十九頁(yè)，共43頁(yè)。COMPONENTnor2IS

PORT(a,b:

INSTD_LOGIC;

c:

OUTSTD_LOGIC);

ENDCOMPONENTnor2;

SIGNALjin,kin,q1_out,q2_out,q3_out:STD_LOGIC;

BEGIN

u1:nor2

PORTMAP(q3_out,q2_out,jin);

u2:and2

PORTMAP(q3_out,q2,out,kin);

u3:djk第三十頁(yè)，共43頁(yè)。PORTMAP(jin,kin,rs,clk,q1_out);

u4:dff

PORTMAP(q1_out,rs,clk,q2_out);

u5:dff

PORTMAP(q2_out,rs,clk,q3_out);

q1<=q1_out;

q2<=q2_out;

q3<=q3_out;

ENDARCHITECTURErtl;第三十一頁(yè)，共43頁(yè)。在該例中，JK觸發(fā)器、D觸發(fā)器、與門(mén)和或非門(mén)都已在庫(kù)WORK.NEW.ALL中定義了，這里可以直接引用。該例中的構(gòu)造體直接描述了它們之間的連接關(guān)系。與例1-1相比，例1-2更趨于實(shí)際電路的描述。第三十二頁(yè)，共43頁(yè)。圖1-4自上至下設(shè)計(jì)系統(tǒng)硬件的過(guò)程第三十三頁(yè)，共43頁(yè)。在把行為方式描述的程序改寫(xiě)為RTL方式描述的程序時(shí)，編程人員必須深入了解邏輯綜合工具的詳細(xì)說(shuō)明和具體規(guī)定，這樣才能編寫(xiě)出合格的RTL方式描述的程序。

在完成編寫(xiě)RTL方式的描述程序以后，再用仿真工具對(duì)RTL方式描述的程序進(jìn)行仿真。如果通過(guò)這一步仿真，那么就可以利用邏輯綜合工具進(jìn)行綜合了。

第三層次是邏輯綜合。邏輯綜合是利用邏輯綜合工具將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件(門(mén)級(jí)網(wǎng)絡(luò)表)。此時(shí)，如果需要，可以將邏輯綜合結(jié)果以邏輯原理圖的方式輸出。第三十四頁(yè)，共43頁(yè)。也就是說(shuō)，邏輯綜合的結(jié)果相當(dāng)于在人工設(shè)計(jì)硬件電路時(shí)，根據(jù)系統(tǒng)要求畫(huà)出了系統(tǒng)的邏輯電原理圖。此后對(duì)邏輯綜合結(jié)果在門(mén)電路級(jí)上再進(jìn)行仿真，并檢查定時(shí)關(guān)系。如果一切都正常，那么系統(tǒng)的硬件設(shè)計(jì)就基本結(jié)束。如果在三個(gè)層次的某個(gè)層次上發(fā)現(xiàn)有問(wèn)題，則都應(yīng)返回上一層，尋找和修改相應(yīng)的錯(cuò)誤，然后向下繼續(xù)未完的工作。第三十五頁(yè)，共43頁(yè)。由邏輯綜合工具產(chǎn)生門(mén)級(jí)網(wǎng)絡(luò)表后，在最終完成硬件設(shè)計(jì)時(shí)，還可以有兩種選擇：第一種是采用由自動(dòng)布線程序?qū)⒕W(wǎng)絡(luò)表轉(zhuǎn)換成相應(yīng)的ASIC芯片的制造工藝，做出ASIC芯片；第二種是將網(wǎng)絡(luò)表轉(zhuǎn)換成FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)或CPLD的編程碼點(diǎn)，然后寫(xiě)入對(duì)應(yīng)芯片，完成硬件電路設(shè)計(jì)。

在用HDL語(yǔ)言設(shè)計(jì)系統(tǒng)硬件時(shí)，無(wú)論是設(shè)計(jì)一個(gè)局部電路，還是設(shè)計(jì)由多塊插件板組成的復(fù)雜系統(tǒng)，上述自上至下的3個(gè)層次的設(shè)計(jì)步驟是必不可少的。利用自上至下設(shè)計(jì)系統(tǒng)硬件的過(guò)程如圖1-4所示。第三十六頁(yè)，共43頁(yè)。由自上至下的設(shè)計(jì)過(guò)程可知，從總體行為設(shè)計(jì)開(kāi)始到最終邏輯綜合、形成網(wǎng)絡(luò)表為止，每一步都要進(jìn)行仿真檢查，這樣有利于盡早發(fā)現(xiàn)系統(tǒng)設(shè)計(jì)中存在的問(wèn)題，從而可以大大縮短系統(tǒng)硬件的設(shè)計(jì)周期。這是用HDL語(yǔ)言設(shè)計(jì)系統(tǒng)硬件的最突出的優(yōu)點(diǎn)之一。第三十七頁(yè)，共43頁(yè)。(2)系統(tǒng)中可大量采用ASIC芯片。

由于目前眾多制造ASIC芯片的廠家的工具軟件都可支持HDL語(yǔ)言的編程，因此，硬件設(shè)計(jì)人員在設(shè)計(jì)硬件電路時(shí)，不受只能使用通用元器件的限制，而可以根據(jù)硬件電路設(shè)計(jì)需要，設(shè)計(jì)自用的ASIC芯片或可編程邏輯器件。這樣最終會(huì)使系統(tǒng)電路設(shè)計(jì)更趨合理，體積也可大為縮小。第三十八頁(yè)，共43頁(yè)。(3)采