一位二進(jìn)制全加器

本文格式為Word版，下載可任意編輯——一位二進(jìn)制全加器

南昌大學(xué)試驗(yàn)報(bào)告

學(xué)生姓名：學(xué)號(hào)：專業(yè)班級(jí)：試驗(yàn)類型：□驗(yàn)證□綜合?設(shè)計(jì)□創(chuàng)新試驗(yàn)日期：試驗(yàn)成績(jī)：

試驗(yàn)一一位二進(jìn)制全加器

一、試驗(yàn)?zāi)康?/p>

學(xué)習(xí)一位二進(jìn)制全加器的原理；編輯程序完成二進(jìn)制全加器的仿真。

二、試驗(yàn)要求

由兩個(gè)半加器和一個(gè)或門(mén)實(shí)現(xiàn)一位二進(jìn)制全加器

三、試驗(yàn)設(shè)計(jì)

設(shè)計(jì)程序獨(dú)立完成全加器的仿真。全加器由兩個(gè)半加器組合而成，原理類似。半加器不考慮低位進(jìn)位，但有高位進(jìn)位；全加器要考慮低位的進(jìn)位且該進(jìn)位和求和的二進(jìn)制相加，可能獲得更高的進(jìn)位。所以，一位二進(jìn)制半加器要兩個(gè)輸入一個(gè)進(jìn)位一個(gè)輸出，全加器比此多一個(gè)低位進(jìn)位端共五個(gè)端口。1、試驗(yàn)原理：

半加器真值表及其電路圖：a0011b0001so0010co0001半加器真值表

半加器電路圖

2、模塊設(shè)計(jì)

全加器有兩個(gè)半加器和一個(gè)或門(mén)組成，故模塊由半加器（h_adder）和或門(mén)（or2a）

四、試驗(yàn)步驟

1、頂層文件的設(shè)計(jì)

頂層文件為f_adder，調(diào)用兩個(gè)半加器模塊（h_adder）和或門(mén)模塊(or2a)2，各模塊設(shè)計(jì)文件

①全加器頂層文件F_ADDER

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;ENTITYF_ADDERIS

PORT(AIN,BIN,CIN:INSTD_LOGIC;COUNT,SUM:OUTSTD_LOGIC);ENDENTITYF_ADDER;

ARCHITECTUREFD1OFF_ADDERISCOMPONENTH_ADDERPORT(A,B:INSTD_LOGIC;CO,SO:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTOR2APORT(A,B:INSTD_LOGIC;C:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALD,E,F:STD_LOGIC;BEGIN

U1:H_ADDERPORTMAP(A=>AIN,B=>BIN,CO=>D,SO=>E);U2:H_ADDERPORTMAP(A=>E,B=>CIN,CO=>F,SO=>SUM);U3:OR2APORTMAP(A=>D,B=>F,C=>COUNT);ENDARCHITECTUREFD1;

②半加器模塊（H_ADDER）:LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;ENTITYH_ADDERISPORT(A,B:INSTD_LOGIC;CO,SO:OUTSTD_LOGIC);ENDENTITYH_ADDER;

ARCHITECTUREFH1OFH_ADDERISBEGIN

SOEndTime來(lái)設(shè)定仿真終止時(shí)間4）在CLOCK窗口中設(shè)置clk的時(shí)鐘周期為50us5）點(diǎn)擊save保存

6)通過(guò)Tools下的SimulatorTools項(xiàng)進(jìn)行仿真，然后觀測(cè)輸出波形。仿真波形如下：

全加器真值表如下：AIN00001111BIN00110011CIN01010101COUNT00010111SUM01101001對(duì)比真值表和仿真波形，加數(shù)AIN,BIN和進(jìn)位CIN共有8總狀況，和SUM和進(jìn)位COUNT共有4總狀況，波形和真值表一致

6,引腳鎖定

7，將文件加載到試驗(yàn)箱中觀測(cè)試驗(yàn)結(jié)果