EDA技術(shù)期末試卷【模板】

一、單項(xiàng)選擇題（30分）1．以下描繪錯(cuò)誤的選項(xiàng)是CA．QuartusII是Altera供給的FPGA/CPLD集成開發(fā)環(huán)境B．Altera是世界上最大的可編程邏輯器件供給商之一C．MAX+plusII是Altera前一代FPGA/CPLD集成開發(fā)環(huán)境QuartusII的更新?lián)Q代新產(chǎn)品D．QuartusII完好支持VHDL、Verilog的設(shè)計(jì)流程2．以下工具中屬于FPGA/CPLD開發(fā)工具中的專用綜合器的是BA．ModelSimB．LeonardoSpectrumC．ActiveHDLD．QuartusII3．以下器件中屬于Xilinx企業(yè)生產(chǎn)的是CA．ispLSI系列器件B．MAX系列器件題C．XC9500系列器件D．FLEX系列器件4．以下對(duì)于信號(hào)和變量的描繪中錯(cuò)誤的選項(xiàng)是B名答A．信號(hào)是描繪硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，它的性質(zhì)近似于連結(jié)線B．信號(hào)的定義范圍是構(gòu)造體、進(jìn)度姓C．除了沒有方向說明之外,信號(hào)與實(shí)體的端口觀點(diǎn)是一致的得D．在進(jìn)度中不可以將變量列入敏感信號(hào)列表中不5．以下對(duì)于狀態(tài)機(jī)的描繪中正確的選項(xiàng)是BA．Moore型狀態(tài)機(jī)其輸出是目前狀態(tài)和全部輸入的函數(shù)號(hào)內(nèi)B．與Moore型狀態(tài)機(jī)對(duì)比，Mealy型的輸出變化要當(dāng)先一個(gè)時(shí)鐘周期C．Mealy型狀態(tài)機(jī)其輸出是目前狀態(tài)的函數(shù)學(xué)線D．以上都不對(duì)封6．以下表記符中，B是不合法的表記符。A．PP0B．ENDC．Not_AckD．sig密7．大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，以下對(duì)CPLD構(gòu)造與工作原級(jí)理的描繪中，正確的選項(xiàng)是C。A．CPLD即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡稱班B．CPLD是鑒于查找表構(gòu)造的可編程邏輯器件C．初期的CPLD是從GAL的構(gòu)造擴(kuò)展而來D．在Altera企業(yè)生產(chǎn)的器件中，F(xiàn)LEX10K系列屬CPLD構(gòu)造8．綜合是EDA設(shè)計(jì)流程的重點(diǎn)步驟，在下邊對(duì)綜合的描繪中,D是錯(cuò)誤的.．綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)變成另一種表示的過程B．綜合就是將電路的高級(jí)語言轉(zhuǎn)變成初級(jí)的，可與FPGA/CPLD的基本構(gòu)造相映照的網(wǎng)表文件C．為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以拘束，稱為綜合拘束D．綜合可理解為，將軟件描繪與給定的硬件構(gòu)造用電路網(wǎng)表文件表示的映照過程，而且這類映照關(guān)系是獨(dú)一的（即綜合結(jié)果是獨(dú)一的）9．嵌套使用IF語句，其綜合結(jié)果可實(shí)現(xiàn)A。

A．帶優(yōu)先級(jí)且條件相與的邏輯電路B．條件相或的邏輯電路C．三態(tài)控制電路D．雙向控制電路10．在VHDL語言中，以下對(duì)時(shí)鐘邊緣檢測(cè)描繪中，錯(cuò)誤的選項(xiàng)是D.A．ifclk'eventandclk=‘1’B．theniffalling_edge(clk)thenC．ifclk'eventandclk=‘0'thenD．ifclk'stableandnotclk=‘1'then11．以下那個(gè)流程是正確的鑒于EDA軟件的FPGA/CPLD設(shè)計(jì)流程BA．原理圖/HDL文本輸入→適配→綜合→功能仿真→編程下載→硬件測(cè)試B．原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試C．原理圖/HDL文本輸入→功能仿真→綜合→編程下載→→適配硬件測(cè)試；D．原理圖/HDL文本輸入→功能仿真→適配→編程下載→綜合→硬件測(cè)試12．在VHDL語言中，以下對(duì)進(jìn)度（PROCESS）語句的語句構(gòu)造及語法例則的描繪中，正確的選項(xiàng)是A.．PROCESS為一無窮循環(huán)語句；敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)度，履行達(dá)成后，等候下一次進(jìn)度啟動(dòng)B．敏感信號(hào)參數(shù)表中，應(yīng)列出進(jìn)度中使用的全部輸入信號(hào)C．進(jìn)度由說明部分、構(gòu)造體部分、和敏感信號(hào)參數(shù)表三部分構(gòu)成D．目行進(jìn)度中申明的變量也可用于其余進(jìn)度13．以下語句中，不屬于并行語句的是BA．進(jìn)度語句B．CASE語句C．元件例化語句D．WHENELSE語句14．VHDL語言共支持四種常用庫，此中哪一種庫是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫DA．IEEE庫B．VITAL庫C．STD庫D．WORK庫15．VHDL語言是一種構(gòu)造化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體(電路模塊）包含實(shí)體與構(gòu)造體兩部分，構(gòu)造體描繪D。A．器件外面特征B．器件的綜合拘束C．器件外面特征與內(nèi)部功能D．器件的內(nèi)部功能二、EDA名詞解說，寫出以下縮寫的中文含義（10分)1．CPLD：復(fù)雜可編程邏輯器件2．ASIC:專用集成電路3．LUT：查找表4．EDA：電子設(shè)計(jì)自動(dòng)化5．ROM：只讀儲(chǔ)存器三、程序填空題（20分）以下是一個(gè)模為24(0～23）的8421BCD碼加法計(jì)數(shù)器VHDL描繪,請(qǐng)?jiān)鲅a(bǔ)完好LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL;第1頁（共3頁）題名答姓得不內(nèi)號(hào)學(xué)線封密級(jí)班

ENTITYtbISPORT(CLK:INSTD_LOGIC;SHI，GE：OUTINTEGERRANGE0TO9);END；ARCHITECTUREbhvOFtbISSIGNALSHI1,GE1:INTEGERRANGE0TO9;BEGINPROCESS（CLK)BEGINIFCLK’EVENTANDCLK=’1’thenIFGE1=9THENGE1〈=0;SHI1〈=SHI1+1;ELSIFSHI1=2ANDGE1=3THENSHI1〈=0;GE1<=0；ELSEGE1〈=GE1+1;ENDIF;ENDIF；ENDPROCESS；GE〈=GE1;SHI<=SHI1；ENDbhv;四、程序改錯(cuò)題（認(rèn)真閱讀以下程序后回答以下問題，12分)1LIBRARYIEEE；2USEIEEE.STD_LOGIC_1164。ALL；USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYgcIS5PORT(CLK:INSTD_LOGIC；6Q：OUTSTD_LOGIC_VECTOR（3DOWNTO0）);ENDgc；ARCHITECTUREbhvOFgcIS9SIGNALQ1：RANGE0TO9；BEGINPROCESS(clk，Q）12BEGIN13IFRISING_EDGE(CLK)THEN14IFQ1<”1001"THEN

15Q1〈=Q1+1；16ELSE17Q1<=（OTHERS=>'0');18ENDIF;19ENDIF；20ENDPROCESS；21Q<=Q1；22ENDbhv;程序編譯時(shí),提示的錯(cuò)誤為：Error：Line9:Filee:\mywork\test\gc.vhd：VHDLsyntaxerror:subtypeindicationmusthaveresolutionfunctionortypemark,butfoundRANGEinsteadError：Line11:Filee：\mywork\test\gc。vhd：interfaceDeclarationerror:can'treadport"Q”ofmodeOUT請(qǐng)回答以下問題：在程序中存在兩處錯(cuò)誤，試指出并修更正確（假如是缺乏語句請(qǐng)指出應(yīng)當(dāng)插入的行號(hào)）答:（1）第9行有誤，SIGNALQ1：RANGE0TO9數(shù)據(jù)種類有誤，應(yīng)當(dāng)改成SIGNALQ1：STD_LOGIC_VECTOR(3DOWNTO0)(2)第11行有誤，敏感信號(hào)列表中不可以出現(xiàn)輸出端口,應(yīng)當(dāng)改成PROCESS(clk)第2頁（共3頁）題名答姓得不內(nèi)號(hào)學(xué)線封密級(jí)

五、（28分）1．試用VHDL描繪一個(gè)外面特征以下圖的D觸發(fā)器.（10分)參照程序以下：LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL;ENTITYmydffISPORT（CLK:INSTD_LOGIC；D:INSTD_LOGIC；Q：OUTSTD_LOGIC)；END；ARCHITECTUREbhvOFmydffISBEGINPROCESS（CLK）BEGINIFCLK’EVENTANDCLK='1’THENQ<=D；ENDIF;ENDPROCESS；END;2.以下圖為某一狀態(tài)機(jī)對(duì)應(yīng)的狀態(tài)圖，試用VHDL語言描繪這一狀態(tài)機(jī)。（18分）其余/0000其余/10011/1001S0S10/00000/1100

SIGNALcurrent_state，next_state:state_type；BEGINP1：PROCESS（clk，reset)BEGINIFreset=‘1’THENcurrent_state<=s0；ELSIFclk='1'ANDclk'EVENTTHENcurrent_state<=next_state;ENDIF;ENDPROCESS；P2:PROCESS（current_state）BEGINcasecurrent_stateisWHENs0=>IFin1=‘1'THENnext_state〈=s1；ELSEnext_state<=s0;ENDIF；WHENs1=>IFin1='0'THENnext_state〈=S2;ELSEnext_state〈=s1;ENDIF;WHENs2=〉IFin1='1’THENnext_state<=S3；ELSEnext_state〈=s2；ENDIF;WHENs3=〉IFin1=’0'THENnext_state〈=S0;ELSEnext_state〈=s3；ENDIF；endcase;ENDPROCESS；p3：PROCESS(current_state）BEGIN班

其余/1111

其余/11001/1111

casecurrent_stateisS3S2參照程序以下:LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL;ENTITYFSM2ISPORT(clk,reset，in1：INSTD_LOGIC；out1：OUTSTD_LOGIC_VECTOR（3downto0））;END；ARCHITECTUREbhvOFFSM2ISTYPEstate_typeIS（s0,s1，s2,s3）；

WHENs0=〉IFin1=‘1’THENout1〈=“1001”；ELSEout1〈=”0