一體化網(wǎng)絡報文分析儀研發(fā)可行性分析報告實施報告

-.z一體化網(wǎng)絡報文分析儀研發(fā)可行性分析報告摘要：此文檔是研發(fā)中心**工程研發(fā)可行性分析報告。版本及修訂說明：日期版本描述更改人員更改審核V1.0文檔形成*樂-.z目錄1.工程背景21.1工程研發(fā)原因21.2市場調研情況21.3產(chǎn)品指標要求31.3.1產(chǎn)品功能要求3產(chǎn)品性能要求3產(chǎn)品具體要求分析32.裝置構造&具體細節(jié)分析52.1裝置機箱構造52.2基于多核處理器的詳細方案分析5．網(wǎng)絡報文時間戳實現(xiàn)方式5．網(wǎng)絡報文壓縮實現(xiàn)方式7．CPU多核工作分析及主流CPU性能分析83.裝置實現(xiàn)方式103.1基于CAVIUM多核處理器的解決方案103.2基于freescale多核處理器的解決方案114.技術風險分析12研發(fā)可行性分析報告工程背景工程研發(fā)原因隨著智能變電站的逐步普及，智能變電站過程層網(wǎng)絡和站控層網(wǎng)絡的運行狀態(tài)的監(jiān)視、記錄、分析和報警將會越來越重要。國家電網(wǎng)和南方電網(wǎng)要求必須在智能變電站中配置網(wǎng)絡報文記錄功能和錄波功能，為將來的問題處理和分析提供原始報文依據(jù)。目前，網(wǎng)絡報文記錄功能和錄波功能分別采用報文記錄儀和錄波器兩種裝置分別實現(xiàn)，由于兩種功能在原始報文捕獲等許多方面存在重疊，因此，在智能變電站各項功能整合的大環(huán)境下必然會將網(wǎng)絡報文記錄功能和錄波功能整合在一臺裝置上形成一體化網(wǎng)絡報文記錄分析裝置。一體化網(wǎng)絡報文記錄分析裝置同時具備故障錄波分析裝置功能和網(wǎng)絡報文記錄分析裝置功能。

為了提升我公司在智能電網(wǎng)領域的產(chǎn)品配套能力和產(chǎn)品競爭力，研發(fā)符合智能電網(wǎng)應用的一體化網(wǎng)絡記錄分析裝置將成為必然。市場調研情況目前智能變電站建立數(shù)目每年都在增長，一體化網(wǎng)絡報文記錄分析裝置市場需求很大，每個智能變電站均需配置2臺~4臺的一體化裝置實現(xiàn)報文記錄和錄波分析功能。目前國內(nèi)主流錄波器廠家均有一體化網(wǎng)絡記錄分析儀投放市場，如國電南思NSR500系列設備，**中元ZH-5N裝置，**思唯奇M8100裝置，**許繼N5000等廠家已有很多相關產(chǎn)品掛網(wǎng)運行。一體化網(wǎng)絡報文記錄分析儀國網(wǎng)，南網(wǎng)的招標價格一般是：1臺分析儀+1臺記錄儀的價格為8萬元左右，1臺分析儀+2臺記錄儀價格為11-12萬元左右。產(chǎn)品指標要求根據(jù)南方電網(wǎng)公司的?一體化運行記錄分析裝置?和國家電網(wǎng)公司的?智能變電站網(wǎng)絡報文記錄及分析裝置技術條件?標準要求，研制一體化網(wǎng)絡報文記錄分析裝置應符合如下主要功能及指標要求。產(chǎn)品功能要求對全站各種網(wǎng)絡報文進展實時監(jiān)視、捕捉、分析、存儲和統(tǒng)計功能。具備故障錄波功能；支持按照61850標準建模，具備完善的自描述功能；支持IRIG-B、IEC1588，SNTP對時功能。產(chǎn)品性能要求裝置至少能接納400Mb/s的報文，最好能夠到達600Mbps或800Mbps。報文時間戳精度到達1us;裝置應有6TB的磁盤，讀寫速度至少為50MB/s;裝置時鐘精度：SNTP同步對時精度不超過±100ms。IRIG-B同步對時精度不超過±4us。IEC61588同步對時精度不超過±1us。裝置至少具有8個百兆千兆記錄口；2個站控層百兆通信口；裝置具有調試接口，LCD接口，SAS接口；裝置外觀具有電源指示燈、告警指示燈、端口連接狀態(tài)指示燈、硬盤指示燈等；裝置支持雙電源供電，110、220DC/AC；產(chǎn)品具體要求分析1.3.3.1裝置CPU處理速度要求智能變電站過程層的報文數(shù)據(jù)信息量非常大報文流量計算，按照1個數(shù)據(jù)集，22個通道計算，一幀SV〔9-2〕報文的總長度：34+4+81+8×22=295個字節(jié)。如果采樣率4000Hz，1個MU：300Byte×4000/s=1.2MB/s；南網(wǎng)規(guī)*要求每個裝置接入不少于60個MU：1.2×60=72MB/s。SV+GOOSE+mms+104報文大約為75MB/s。所以裝置應具有處理75MB/s的能力。內(nèi)存應不少于8Ｇ．1.3.3.2裝置存儲容量要求裝置存儲應支持磁盤冗余〔RAID〕技術，支持RAID0，RAID5。存儲容量不少于50TB，確保GOOSE報文保存周期應不少于半年，MMS報文保存周期應不少于3個月，SV報文保存周期應不少于1周，1588報文保存周期不少于1個月，異常事件記錄存儲不少于1000條。按照上述要求計算：按照總的報文接入能力為75MB/s計算：75MB/s×3600s/小時×24h/天*7天=43.258TB。按照要求應配置50TB的磁盤。磁盤存取速度到達75MB/s。建議磁盤接口選擇SAS接口，同時兼容SATA接口。1.3.3.3裝置外接接口要求(1)裝置具有8個100/1000Mbps網(wǎng)絡監(jiān)聽端口，電口，光口可選配。電口：100M/1000Mbps自適應。光口：LC100M/1000Mbps。(2)應具有至少2個千兆站控層通信端口。(3)USB2.0接口2個，RS232調試接口1個。(4)提供接口便于擴展磁盤容量大?。?5)裝置支持SNTP,Ｂ碼,1588對時接口： SNTP同步對時精度不超過±100ms。 IRIG-B同步對時精度不超過±4us。 IEC61588同步對時精度不超過±1us。1.3.3.4裝置外觀要求(1)一體化裝置的正面〔非出線端〕應設置裝置品牌標志、型號名稱。應設置裝置運行工況指示燈，包括：通信端口工作狀態(tài)指示燈、裝置運行指示燈、錄波起動指示燈和裝置故障指示燈等。**思維奇等廠家裝置有液晶顯示，但無鍵盤。(2)一體化裝置的反面接線端口應標明端口序號或名稱，電源端子上方應標注接線說明。2裝置構造&具體細節(jié)分析2.1裝置機箱構造鑒于該網(wǎng)絡分析儀的性能和主要應用場合，裝置尺寸應為1U或者2U標準機箱，具體優(yōu)缺點如下表所示：比對工程1U機箱2U機箱尺寸占用空間少，安裝方便占用空間較大電源雙電源設計需使用橫版構造，較占用機箱內(nèi)部空間雙電源可采用豎版構造液晶1U機箱不易于安裝液晶，顯示裝置狀態(tài)只能通過指示燈2U機箱可使用5.寸以下小液晶，可以選用彩屏顯示按鍵無法增加如有需要，可考慮觸摸屏或薄膜按鍵硬盤安裝由于機箱高度所限，雙硬盤設計只能為橫向并排放置。雙硬盤可選擇橫向并排或縱向并排散熱機箱空間小，不利于芯片熱量散發(fā)空間相對較大，可使用導熱管方式的散熱構造綜述基于各方面考慮，建議使用2U機箱。2.2基于多核處理器的詳細方案分析通過市場調研和目前市面上的各廠家網(wǎng)絡分析儀方案分析，新設計的一體化網(wǎng)絡報文分析儀解決方案為單芯片一體化解決方案，不采用分布式解決方案。一體化解決方案中按主要功能及該功能的實現(xiàn)方式具體分析如下：2.2.1．網(wǎng)絡報文時間戳實現(xiàn)方式網(wǎng)絡分析儀需對接收到的報文做精準的時間記錄，報文記錄數(shù)據(jù)分辨率≤1us。具體實現(xiàn)方式有如下二種：CPU自帶網(wǎng)口打時間戳，CPU原生網(wǎng)口支持報文時間戳，報文分辨率精度為1uS，但網(wǎng)口數(shù)量不一定能滿足8個前兆網(wǎng)口的需求，考慮到本錢和FPGA的處理能力及內(nèi)部緩存大小，建議FPGA對外擴百兆網(wǎng)口，也可擴前兆網(wǎng)口，具體實現(xiàn)框圖如下所示〔此方案編號為A1〕：所有對外接口全部經(jīng)過FPGA進展報文預處理，該方式下可實現(xiàn)所有網(wǎng)絡接口的精準時間戳功能，該方式下對FPGA高速接口需求量較大，考慮到本錢因素，F(xiàn)PGA連接PHY的千兆接口可局部使用RGMII方式。對CPU的接口可使用PCIe或SGMII〔此方案編號為A2〕方案比照綜述：方案優(yōu)勢劣勢A1局部網(wǎng)口通過FPGA擴展，兼顧精度和本錢考慮，外擴網(wǎng)口可使用百兆接口，F(xiàn)PGA開發(fā)工作量不大，CPU必須支持硬件打時間戳。A2對外全部為高速接口，接口設計更靈活。本錢較高，外部接口復雜，F(xiàn)PGA開發(fā)工作量大。2.2.2．網(wǎng)絡報文壓縮實現(xiàn)方式網(wǎng)絡分析儀每秒至少要具備75MB/s的數(shù)據(jù)壓縮能力，實現(xiàn)方式也有如下三種：方案優(yōu)勢劣勢利用CPU自帶壓縮協(xié)處理器〔B1〕利用CPU協(xié)處理器，本錢低，實現(xiàn)簡單需對協(xié)處理器壓縮能力進展詳細評估。同時需測試壓縮算法，如果為私有格式，同時壓縮數(shù)據(jù)上位機進展解壓，需開發(fā)上位機解壓算法。壓縮算法固定，需測試該算法壓縮比是否適宜。利用外部專用壓縮芯片〔B2〕外部壓縮芯片壓縮能力可以到100MB/S，本錢大概增加10~20個美金左右。壓縮格式為gzip格式或Lzw私有算法，其中gzip格式為通用壓縮算法，上位機可以進展解壓。Lzw壓縮為芯片自帶壓縮方式，其解壓必須通過該芯片進展。壓縮算法固定，對網(wǎng)絡報文的壓縮比在3:1~5:1之間。FPGA對原始報文直接進展壓縮，或利用CPU專核做壓縮〔B3〕壓縮方式可使用私有各種壓縮算法。根據(jù)固定報文格式壓縮比很高。CPU壓縮過于占用資源，且實時性不易保證。軟件開發(fā)工作量大。2.2.3．CPU多核工作分析及主流CPU性能分析CPU需實時對網(wǎng)絡通信的GOOSE、MMS、SV,104和IEEE1588報文進展實時分析，同時還要進展存盤工作，有可能進展數(shù)據(jù)流的解壓縮工作，因此CPU內(nèi)部多核處理如下：功能描述核一網(wǎng)絡報文抓包及預處理〔如插值〕核二網(wǎng)絡報文抓包及預處理〔如插值〕核三報文分析核四報文分析核五故障錄波核六故障錄波核七對上61850通訊及104通訊等核八磁盤管理&數(shù)據(jù)解壓縮〔非實時〕分析說明，8核在不進展網(wǎng)絡報文壓縮的情況下，可以滿足裝置需求，通過CAVIUM和freescale的技術交流，結合該產(chǎn)品的功能需求，從CPU性能上看，CAVIUM公司的C66**系列和freescale的T2081兩款芯片比擬適合，現(xiàn)對這2款芯片具體性能進展比照分析：比照C6630T2081CoreMIPS64*8可選6~10核e6500dual-threaded*4雙線程指雙ALU，MMU單pipeline主頻最高1.5GHz最高1.8GHzCache37KLcache32KDcacheWriteBackbuffer共享4ML2Cache32KLcache32KDcache共享2ML2Cache512KPlatcache內(nèi)部總線構造OptimizeIONetworKCorenetcoherencyfabric共享1Tbit內(nèi)部總線在CoreNet端點之間進展優(yōu)先級排序和帶寬分配DDR內(nèi)存DDR31600M72-bitwithECC支持HyperMemory技術DDR31866M64-bitwithECC高速接口8*SGMII+8*PCIe可配置總共12組serdes接口7*SGMII+4*PCIe可配置總共8組serdes接口網(wǎng)絡報文時間戳不支持支持硬盤存儲PCIe轉SATA支持SRIO*2PCIe轉SATA不支持SRIO壓縮全系列自帶壓縮協(xié)處理器、支持RAID解壓/壓縮加速，高達17.5Gbps低端T1042不帶壓縮協(xié)處理器兼容性C63**〔2~6核〕C66**〔6~8核〕pintopin兼容T1042〔2核〕T2081〔4核〕pintopin兼容功耗22W15W芯片量產(chǎn)情況已經(jīng)量產(chǎn)成熟產(chǎn)品2014年2月份提供樣片裝置實現(xiàn)方式根據(jù)上述CPU性能比擬及需求分析，提供兩套整體解決方案3.1基于CAVIUM多核處理器的解決方案該方案使用CAVIUM公司OCTEON系列多核處理器〔MIPS核〕，采用A2+B1的解決方案。硬件實現(xiàn)方案如下所示：3.2基于freescale多核處理器的解決方案3.1解決方案比照方案描述基于CAVIUMC66**基于freescaleT2081報文接收能力網(wǎng)絡報文通過FPGA進展預處理后通過PCIe和SGMII口分別傳輸給CPU。接口可以總共到10Gbit/S4路網(wǎng)絡報文直接進CPU，4路通過FPGA預處理后接CPU，F(xiàn)PGA與CPU接口為PCIe。接口可以總共到8Gbit/S報文分析處理2核分析處理〔1.2G*2〕單核雙線程處理〔1.8G〕故錄處理2核分析處理〔1.2G*2〕單核雙線程處理〔1.8G〕數(shù)據(jù)壓縮報文和故錄數(shù)據(jù)均通過內(nèi)置壓縮協(xié)處理器進展壓縮報文和故錄數(shù)據(jù)均通過內(nèi)置壓縮協(xié)處理器進展壓縮操作系統(tǒng)支持單核跑操作系統(tǒng)支持單核跑操作系統(tǒng)CPU本錢180美金左右200美金以內(nèi)CPU功耗23W15WFPGA選型高速口至少10對，最好支持2組PCIe高速口可以支持4對〔對外PHY接口使用RGMII*1〕，或支持8對高速口，PCIe硬核*1FPGA本錢100美金22美金磁盤陣列1TB機械硬盤*264GOR128GMLCSSD*11TB機械硬盤*264GOR128GMLCSSD*1芯片成熟度成熟量產(chǎn)芯片2014年2月份提供demo板軟件開發(fā)評估已有DEMO板可提供SDKBSP進展方案預估只有T4240的demo板在T4240的根底上做刪減后評估本錢預估CPU〔1300〕+FPGA〔800〕+2TB機械盤〔1200〕+128GSSD(1200)+電源〔500〕+內(nèi)存16G〔900〕+PCB及其他芯片〔900〕+散熱機箱〔1500〕=8300CPU〔1400〕+FPGA〔200〕+2TB機械盤〔1200〕+128GSSD(1200)+電源〔500〕+內(nèi)存16G〔900〕+PCB及其他芯片〔600〕+散熱機箱〔1500〕=7800總結：兩個方案硬件本錢差異不大，主要評估工作在軟件開發(fā)評估，其中Cavium的demo板預計最快下周能提供，freescale的T4240的評估板下周可以到，T2081的評估板預計