工藝技術(shù)薄膜工藝－淀積

工藝技術(shù)薄膜工藝－淀積第1頁/共44頁芯片中的金屬層Photo11.1

第2頁/共44頁薄膜特性好的臺(tái)階覆蓋能力填充高的深寬比間隙的能力好的厚度均勻性高純度和高密度受控制的化學(xué)劑量低的膜應(yīng)力好的電學(xué)特性對襯底材料或下層膜好的黏附性第3頁/共44頁膜對臺(tái)階的覆蓋

如果淀積的膜在臺(tái)階上過渡的變薄，就容易導(dǎo)致高的膜應(yīng)力、電短路。應(yīng)力還可能導(dǎo)致襯底發(fā)生凸起或凹陷的變形。共形臺(tái)階覆蓋非共形臺(tái)階覆蓋均勻厚度第4頁/共44頁—制造業(yè)—第5頁/共44頁高的深寬比間隙

可以用深寬比來描述一個(gè)小間隙（如槽或孔），深寬比定義為間隙的深度和寬度的比值。深寬比

=

深度

寬度=21深寬比

=500?250?500?D250?W第6頁/共44頁高的深寬比間隙PhotographcourtesyofIntegratedCircuitEngineering第7頁/共44頁制備薄膜的方法之一：

化學(xué)汽相淀積（CVD）

(ChemicalVaporDeposition)

通過氣態(tài)物質(zhì)的化學(xué)反應(yīng)在襯底上淀積一層薄膜材料的過程。產(chǎn)生化學(xué)變化反應(yīng)物必須以氣相的形式參加反應(yīng)膜中所有材料物質(zhì)都來源于外部的源第8頁/共44頁CVD傳輸和反應(yīng)步驟第9頁/共44頁

CVD的反應(yīng)速度取決于質(zhì)量傳輸和表面反應(yīng)兩個(gè)因素。第10頁/共44頁質(zhì)量傳輸限制

CVD反應(yīng)的速率不能超過反應(yīng)氣體從主氣體流傳輸?shù)焦杵砻娴乃俾省?/p>

在質(zhì)量傳輸階段淀積工藝對溫度不敏感，這意味著無論溫度如何，傳輸?shù)焦杵砻婕铀俜磻?yīng)的反應(yīng)氣體的量都不足。在此情況下，CVD工藝通常是受質(zhì)量傳輸所限制的。第11頁/共44頁速度限制在更低的反應(yīng)溫度和壓力下，反應(yīng)物到達(dá)硅片表面的速度將超過表面化學(xué)反應(yīng)的速度。在更低的反應(yīng)溫度和壓力下，由于只有更少的能量來驅(qū)動(dòng)表面反應(yīng)，表面反應(yīng)速度會(huì)降低。最終反應(yīng)物達(dá)到硅片表面的速度將超過表面化學(xué)反應(yīng)的速度。在這種情況下。淀積速度是受化學(xué)反應(yīng)速度限制的，此時(shí)稱速度限制。

第12頁/共44頁常壓化學(xué)汽相淀積(APCVD)

質(zhì)量傳輸限制，相對簡單低壓化學(xué)汽相淀積(LPCVD)

反應(yīng)速度限制，更好的膜性能等離子增強(qiáng)化學(xué)汽相淀積(PECVD)等離子體輔助CVD等離子體增強(qiáng)CVD（PECVD）高密度等離子體CVD（HDPCVD）CVD的種類第13頁/共44頁各種類型CVD反應(yīng)器及其主要特點(diǎn)Table11.2第14頁/共44頁連續(xù)加工的APCVD

反應(yīng)爐硅片膜反應(yīng)氣體2反應(yīng)氣體1惰性分隔氣體(a)氣體注入類型N2反應(yīng)氣體加熱器N2N2N2N2N2硅片(b)通氣類型第15頁/共44頁LPCVD

為了獲得低壓，必須在中等真空度下（約0.1～5托），反應(yīng)溫度一般在300～900℃。

LPCVD的反應(yīng)室通常是反應(yīng)速度限制的。在這種低壓條件下，反應(yīng)氣體的質(zhì)量傳輸不再限制反應(yīng)的速度。與APCVD相比，LPCVD系統(tǒng)有更低的成本、更高的產(chǎn)量及更好的膜性能。

第16頁/共44頁LPCVD三溫區(qū)加熱部件釘式熱電偶(外部，控制)壓力表抽氣至真空泵氣體入口熱電偶(內(nèi)部)第17頁/共44頁LPCVD淀積氧化硅壓力控制器三溫區(qū)加熱器加熱器TEOSN2O2真空泵氣流控制器LPCVD爐溫度控制器計(jì)算機(jī)終端工作接口爐溫控制器尾氣中等真空度下（約0.1～5托）反應(yīng)溫度一般在650-750℃載氣載氣氣態(tài)源液態(tài)源固態(tài)源前驅(qū)物氣體前驅(qū)物/源揮發(fā)第18頁/共44頁等離子體

等離子體是一種高能量、離子化的氣體。當(dāng)從中性原子中去除一個(gè)價(jià)電子時(shí)，形成正離子和自由電子。在一個(gè)有限的工藝腔內(nèi)，利用強(qiáng)直流或交流磁場或用某些電子源轟擊氣體原子都會(huì)導(dǎo)致氣體原子的離子化。

等離子體輔助CVD第19頁/共44頁

離子的形成F+9離子是質(zhì)子（＋）與電子（－）數(shù)不等地原子電子從主原子中分離出來.少一個(gè)電子的氟原子到原子失去一個(gè)電子時(shí)產(chǎn)生一個(gè)正離子F+9具有質(zhì)子（＋9）和電子（－9）數(shù)目相等地中性粒子是原子氟原子總共有7個(gè)價(jià)電子價(jià)層環(huán)最多能有8個(gè)電子價(jià)層電子（－）內(nèi)層電子（－）在原子核中的質(zhì)子（未顯示電子）第20頁/共44頁CVD過程中使用等離子體的好處1. 更低的工藝溫度(250–450℃)；2. 對高的深寬比間隙有好的填充能力(用高密度等離子體)；3. 淀積的膜對硅片有優(yōu)良的黏附能力；4. 高的淀積速率；5. 少的針孔和空洞，因?yàn)橛懈叩哪っ芏龋?. 工藝溫度低，因而應(yīng)用范圍廣。

第21頁/共44頁在等離子體輔助CVD中膜的形成PECVD反應(yīng)室連續(xù)膜8) 副產(chǎn)物去除1)反應(yīng)物進(jìn)入反應(yīng)室襯底2)電場使反應(yīng)物分解3)薄膜初始物形成4)初始物吸附5) 初始物擴(kuò)散到襯底中

6) 表面反應(yīng)7)副產(chǎn)物的解吸附作用排氣氣體傳送RF發(fā)生器副產(chǎn)物電極電極RF場第22頁/共44頁P(yáng)ECVDProcessgasesGasflowcontrollerPressurecontrollerRoughingpumpTurbopumpGaspanelRFgeneratorMatchingnetworkMicrocontrolleroperatorInterfaceExhaustGasdispersionscreenElectrodes第23頁/共44頁化學(xué)氣相淀積的設(shè)備第24頁/共44頁ChemicalVaporDeposition(CVD)TungstenOutputCassetteInputCassetteWaferHanderWafersWater-cooledShowerheadsMultistationSequentialDepositionChamberResistivelyHeatedPedestal第25頁/共44頁高密度等離子體淀積腔Photo11.4

第26頁/共44頁CVD單晶硅

(外延)：最初的外延生長技術(shù)是指：利用化學(xué)氣相淀積的方法在單晶襯底上生長一薄層單晶硅的技術(shù)。

P-siliconepilayerP+siliconsubstrate用CVD淀積不同的材料薄膜第27頁/共44頁硅片上外延生長硅SiSiClClHHSiSiSiSiSiSiSiSiSiSiSiClHClH化學(xué)反應(yīng)副產(chǎn)物淀積的硅外延層多晶硅襯底第28頁/共44頁外延的主要優(yōu)點(diǎn)可根據(jù)需要方便地控制薄層單晶的電阻率、電導(dǎo)類型、厚度及雜質(zhì)分布等參數(shù)，增加了工藝設(shè)計(jì)和器件制造的靈活性。

第29頁/共44頁第30頁/共44頁第31頁/共44頁硅氣相外延爐排氣排氣排氣RF加熱RF加熱氣體入口氣體入口臥式反應(yīng)爐桶式反應(yīng)爐立式反應(yīng)爐第32頁/共44頁CVD二氧化硅：

可以作為金屬化時(shí)的介質(zhì)層，而且還可以作為離子注入或擴(kuò)散的掩蔽膜等。低溫CVD氧化層：低于500℃中等溫度淀積：500～800℃高溫淀積：900℃左右薄膜摻雜PSG、BSG、BPSG、FSG第33頁/共44頁TEOSSource第34頁/共44頁多晶硅的化學(xué)汽相淀積：利用多晶硅替代金屬鋁作為MOS器件的柵極是MOS集成電路技術(shù)的重大突破之一。氮化硅的化學(xué)汽相淀積：中等溫度(780～820℃)的LPCVD或低溫(300℃)PECVD方法淀積。金屬的淀積第35頁/共44頁ChemicalVaporDeposition(CVD)TungstenChemicalReactionsWF6+3H2

W+6HFProcessConditionsFlowRate:100to300sccmPressure:100mTorrTemperature:400degreesC.第36頁/共44頁小結(jié)薄膜特性要求CVD反應(yīng)步驟和原理CVD分類APCVD、LPCVD、PECVDCVD淀積不同材料si、sio2、多晶硅、氮化硅、金屬第37頁/共44頁CMOSn/p-wellFormationGrowThinOxideDepositNitrideDepositResistsiliconsubstrateUVExposureDevelopResistEtchNitriden-wellImplantRemoveResist第38頁/共44頁siliconsubstratep-welln-wellGrowGateOxideCMOSTransistorFabricationDepositPolySiPolySiImplantpolySipolySiDepositResistUVExposureDevelopResistEtchPolySiRemoveResistFox第39頁/共44頁siliconsubstratep-welln-wellCMOSContacts&InterconnectsDepositBPTEOSBPTEOSBPSGReflowPlanarizationEtchbackDepositResistUVExposureDevelopResistContactEtchbackRemoveResistFoxpolySipolySin+n+p+p+第40頁/共44頁siliconsubstratep-welln-wellCMOSContacts&InterconnectsDepostMetal1Metal1DepositResistUVExposureDevelopResistEtchMetal1RemoveResistFoxpolySipolySip+p+n+n+BPTEOS第41頁/共44頁siliconsubstratep-welln-wellCMOSContacts&InterconnectsDepositIMD1IMD1DepositSOGSOGPlanarizationEtchbackDepositResistUVExposureDevelopResistViaEtchRemoveResistFoxpolySipolySip+p+Metal1n+n+BPTEOS第42頁/共44頁silic