電子設(shè)計(jì)自動化智慧樹知到答案章節(jié)測試2023年濱州學(xué)院

第一章測試請指出AlteraCyclone系列中的EP1C6Q240C8這個器件是屬于（）

A:GAL

B:CPLD

C:ROM

D:FPGA

答案:D下列對CPLD結(jié)構(gòu)與工作原理的描述中，正確的（）

A:CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件

B:早期的CPLD是從FPGA的結(jié)構(gòu)擴(kuò)展而來

C:在Xilinx公司生產(chǎn)的器件中，XC9500系列屬CPLD結(jié)構(gòu)

D:CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱

答案:C下面哪個是FPGA的可編程結(jié)構(gòu)（）

A:與或陣列可編程

B:與陣列可編程

C:或陣列可編程

D:查找表（LUT）

答案:DIP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，IP是指（）

A:都不是

B:知識產(chǎn)權(quán)

C:網(wǎng)絡(luò)地址

D:互聯(lián)網(wǎng)協(xié)議

答案:B下列哪個是硬件描述語言的英文縮寫（）

A:EDA

B:ISP

C:ASIC

D:HDL

答案:D第二章測試VHDL語言中用于存放用戶設(shè)計(jì)和定義的一些設(shè)計(jì)單元和程序包的工作庫是（）

A:STD庫

B:VITAL庫

C:WORK庫

D:IEEE庫

答案:C在VHDL標(biāo)識符命名規(guī)則中，以（）開頭的標(biāo)識符是正確的。

A:字母或數(shù)字

B:下劃線

C:字母

D:數(shù)字

答案:C不符合VHDL標(biāo)準(zhǔn)的標(biāo)識符是（）

A:ad12

B:a2b2

C:%50

D:a_b1

答案:C對于信號和變量，哪一個是不正確的（）

A:變量的賦值符號是<=

B:信號的賦值符號是<=

C:變量的關(guān)鍵詞是VARIABLE

D:信號的關(guān)鍵詞是SIGNAL

答案:AVHDL程序中，實(shí)體描述（）

A:器件外部特性

B:器件的內(nèi)部功能

C:器件的綜合約束

D:器件外部特性與內(nèi)部功能

答案:A第三章測試必須在庫和程序包中提前聲明才能使用的數(shù)據(jù)類型是（）

A:BIT

B:BIT_VECTOR

C:STD_LOGIC

D:INTEGER

答案:C關(guān)于VHDL數(shù)據(jù)類型，正確的是（）

A:用戶可以定義子類型

B:用戶不能定義子類型

C:用戶可以定義任何類型的數(shù)據(jù)

D:前面三個答案都是錯誤的

答案:A使用STD_LOGIG_1164中的數(shù)據(jù)類型時(shí)（）

A:必須在庫和包集合中聲明

B:可以直接調(diào)用

C:必須在結(jié)構(gòu)體中聲明

D:必須在實(shí)體中聲明

答案:ASTD_LOGIC數(shù)據(jù)類型中定義的強(qiáng)未知字符是（）

A:x

B:Z

C:X

D:z

答案:CVHDL數(shù)據(jù)類型轉(zhuǎn)換函數(shù)用于實(shí)現(xiàn)VHDL中各種數(shù)據(jù)類型互相轉(zhuǎn)換。（）

A:對

B:錯

答案:A第四章測試CASE語句最末一個條件句中的選擇必須是“WHENOTHERS=>“NULL”。（）

A:對

B:錯

答案:B完整的條件語句，可以實(shí)現(xiàn)（）的設(shè)計(jì)。

A:雙向控制電路

B:三態(tài)控制電路

C:時(shí)序電路

D:組合電路

答案:D在VHDL中，IF語句是（）語句。

A:順序和并行

B:任何

C:并行

D:順序

答案:D下列哪個不是賦值語句的構(gòu)成（）

A:賦值符號

B:元件

C:賦值源

D:賦值目標(biāo)

答案:B在VHDL中，用以下哪個語句表示clock的上升沿（）

A:clock=‘0’

B:clock’EVENTANDclock=‘1’

C:clock’EVENTANDclock=‘0’

D:clock’EVENT

答案:B第五章測試在QuartusⅡ中，工作文件夾不允許建在根目錄內(nèi)或桌面上。（）

A:錯

B:對

答案:B利用QuartusⅡ只能進(jìn)行時(shí)序仿真。（）

A:對

B:錯

答案:BQuartusII是（）

A:綜合軟件

B:EDA工具軟件

C:硬件描述語言

D:高級語言

答案:B基于EDA的FPGA設(shè)計(jì)流程，下面哪個是正確的（）。

A:設(shè)計(jì)輸入→功能仿真→綜合→適配→編程下載→硬件測試

B:設(shè)計(jì)輸入→功能仿真→適配→編程下載→綜合→硬件測試

C:設(shè)計(jì)輸入→適配→綜合→功能仿真→編程下載→硬件測試

D:設(shè)計(jì)輸入→功能仿真→綜合→編程下載→適配→硬件測試

答案:AVHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯信息Error:expectedchoicesincasestatement其錯誤原因是（）。

A:程序中缺少關(guān)鍵詞。

B:設(shè)計(jì)文件的文件名與實(shí)體名不一致。

C:沒有將CASE語句中表達(dá)式的所有取值都列舉出來

D:錯將設(shè)計(jì)文件的后綴寫成.tdf，而非.vhd。

答案:C第六章測試下列哪一個語句不屬于并行語句？（）

A:元件例化語句

B:生成語句

C:CASE語句

D:進(jìn)程語句

答案:C下列哪些語句屬于并行信號賦值語句（）

A:條件信號賦值語句

B:選擇信號賦值語句

C:簡單信號賦值語句

D:元件例化語句

答案:ABCVHDL運(yùn)算符優(yōu)先級的說法不正確的是（）。

A:NOT的優(yōu)先級最高

B:AND和NOT屬于同一個優(yōu)先級

C:除了NOT之外的其他六種邏輯操作符優(yōu)先級最低

D:加括號可以改變運(yùn)算優(yōu)先級

答案:B下列哪個操作符是將位矢向左移，右邊跟進(jìn)的位補(bǔ)零？（）

A:SRL

B:SLL

C:SRA

D:SLA

答案:BVHDL語言的運(yùn)算操作包括了邏輯運(yùn)算符、關(guān)系運(yùn)算符、乘法運(yùn)算符等，它們?nèi)叩膬?yōu)先級是相同的。（）

A:對

B:錯

答案:B第七章測試關(guān)于進(jìn)程中的信號賦值語句，說法不正確的是（）

A:當(dāng)進(jìn)程中同一信號有多個賦值源時(shí)，執(zhí)行最接近ENDPROCESS的語句

B:當(dāng)進(jìn)程中同一信號有多個賦值源時(shí)，執(zhí)行最前面的語句。

C:信號的賦值需要有一個延時(shí)

D:所有的賦值語句都必須在一個延時(shí)內(nèi)完成

答案:BVHDL中用于仿真建模的延時(shí)模型有（）

A:輸出延時(shí)

B:固有延時(shí)

C:仿真延時(shí)

D:傳輸延時(shí)

答案:BD用INOUT端口模式設(shè)計(jì)雙向端口也必須考慮三態(tài)的使用。（）

A:對

B:錯

答案:A信號和變量在結(jié)構(gòu)體中的定義位置一樣。（）

A:對

B:錯

答案:B仿真δ，是仿真軟件的最小分辨時(shí)間。（）

A:對

B:錯

答案:A第八章測試狀態(tài)機(jī)編碼方式中，占用觸發(fā)器較多，但其簡單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)的編碼方式是（）

A:狀態(tài)位直接輸出型編碼

B:格雷碼編碼

C:順序編碼

D:一位熱碼編碼

答案:D從狀態(tài)表達(dá)方式上分，用VHDL設(shè)計(jì)的狀態(tài)機(jī)可以分為哪幾種不同形式（）

A:確定狀態(tài)編碼的狀態(tài)機(jī)

B:Mealy型

C:符號化狀態(tài)機(jī)

D:Moore型

答案:AC與Mealy型狀態(tài)機(jī)相比，Moore型狀態(tài)機(jī)的輸出變化要延遲一個周期。（）

A:錯

B:對

答案:B順序編碼使用的觸發(fā)器數(shù)量最少，但剩余的非法狀態(tài)較多，容錯技術(shù)較復(fù)雜。（）

A:錯

B:對

答案:AVHDL主控時(shí)序進(jìn)程是指負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)和在時(shí)鐘驅(qū)動下負(fù)責(zé)狀態(tài)轉(zhuǎn)換的進(jìn)程。（）

A:對

B:錯

答案:A第九章測試VHDL子程序的兩種類型是（）

A:函數(shù)

B:過程

C:程序包

D:進(jìn)程

答案:ABVHDL子程序中，過程和函數(shù)的調(diào)用方式一樣。（）

A:對

B:錯

答案