組合邏輯電路半加器全加器及邏輯運(yùn)算演示

（優(yōu)選）組合邏輯電路半加器全加器及邏輯運(yùn)算ppt講解當(dāng)前1頁，總共19頁。二、實(shí)驗(yàn)儀器1、數(shù)字電路實(shí)驗(yàn)箱一臺(tái)2、器件

74LS00二輸入端四與非門3片74LS86二輸入端四異或門1片74LS54四組輸入與或非門1片當(dāng)前2頁，總共19頁。1、實(shí)驗(yàn)芯片介紹三、必須掌握的知識(shí)點(diǎn)當(dāng)前3頁，總共19頁。2、什么是組合邏輯電路數(shù)字邏輯電路分為兩大類：1、組合邏輯電路；2、時(shí)序邏輯電路。組合邏輯電路特點(diǎn)：電路當(dāng)前得輸出僅取決于當(dāng)前的輸入信號(hào)，輸出信號(hào)隨輸入信號(hào)的變化而改變，與電路原來的狀態(tài)無關(guān)，這種電路無記憶功能。這就是組合邏輯電路在邏輯功能上的共同特點(diǎn)。三、必須掌握的知識(shí)點(diǎn)當(dāng)前4頁，總共19頁。3、組合邏輯電路的分析方法從給定組合邏輯電路圖找出輸出和輸入之間的邏輯關(guān)系,分析其邏輯功能。（1）根據(jù)給定邏輯電路圖,從電路的輸入到輸出逐級(jí)寫出輸出變量對(duì)應(yīng)輸入變量的邏輯表達(dá)式。（2）由寫出的邏輯邏輯表達(dá)式,列出真值表。（3）從邏輯表達(dá)式或真值表.分析出組合邏輯電路的邏輯功能。三、必須掌握的知識(shí)點(diǎn)當(dāng)前5頁，總共19頁。4、組合邏輯電路的設(shè)計(jì)方法三、必須掌握的知識(shí)點(diǎn)將文字描述的邏輯命題，轉(zhuǎn)換為真值表：a、分析事件的因果關(guān)系，確定輸入和輸出變量。一般總是把引起事件的原因定為輸入變量，把引起事件的結(jié)果定為輸出變量；b、定義邏輯狀態(tài)的含義，即給0，1邏輯狀態(tài)賦值，確定0，1分別代表輸入、輸出變量的兩種不同狀態(tài)；c、根據(jù)因果關(guān)系列出真值表。由真值表寫出邏輯表達(dá)式，并進(jìn)行化簡(jiǎn)。化簡(jiǎn)形式應(yīng)根據(jù)所選門電路而定；畫出邏輯電路圖。當(dāng)前6頁，總共19頁。5、半加器與全加器三、必須掌握的知識(shí)點(diǎn)兩個(gè)二進(jìn)制數(shù)之間的算術(shù)運(yùn)算無論是加、減、乘、除，在計(jì)算機(jī)中都是化做若干步加法運(yùn)算進(jìn)行的。因此，加法器是構(gòu)成算術(shù)運(yùn)算器的基本單元。半加器：不考慮低位來的進(jìn)位加法叫半加；能完成半加功能的電路叫半加器。全加器：考慮低位來的進(jìn)位加法稱為全加。能完成全加功能的電路叫全加器。當(dāng)前7頁，總共19頁。半加器邏輯符號(hào)半加器A加數(shù)B被加數(shù)CO進(jìn)位輸出S半加和全加器邏輯符號(hào)進(jìn)位輸入加數(shù)全加和全加器進(jìn)位輸出被加數(shù)當(dāng)前8頁，總共19頁。（1）1位半加器（HalfAdder）

不考慮低位進(jìn)位，將兩個(gè)1位二進(jìn)制數(shù)A、B相加的器件。

半加器的真值表邏輯表達(dá)式1000C011110101000SBA

半加器的真值表BABAS+=如用與非門實(shí)現(xiàn)最少要幾個(gè)門?C=AB

邏輯圖當(dāng)前9頁，總共19頁。（2）全加器（FullAdder）

1110100110010100全加器真值表

全加器能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號(hào)相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號(hào)。111011101001110010100000CSCBA當(dāng)前10頁，總共19頁。

于是可得全加器的邏輯表達(dá)式為當(dāng)前11頁，總共19頁。加法器的應(yīng)用1110100110010100全加器真值表111011101001110010100000CSCBAABC有奇數(shù)個(gè)1時(shí)S為1；ABC有偶數(shù)個(gè)1和全為0時(shí)S為0。-----用全加器組成三位二進(jìn)制代碼奇偶校驗(yàn)器當(dāng)前12頁，總共19頁。1、組合邏輯電路功能測(cè)試選擇7400兩片連接如下電路；A、B、C接電平開關(guān)，Y1、Y2接電平顯示發(fā)光管，改變A、B、C的狀態(tài)填表，并寫出Y1、Y2的邏輯表達(dá)式；將運(yùn)算結(jié)果與實(shí)驗(yàn)結(jié)果比較。四、實(shí)驗(yàn)內(nèi)容當(dāng)前13頁，總共19頁。LED顯示邏輯電平操作說明四、實(shí)驗(yàn)內(nèi)容當(dāng)前14頁，總共19頁。2、測(cè)試用異或門和與非門組成的半加器邏輯功能在實(shí)驗(yàn)箱上用異或門和與非門組成如下電路，輸入接電平開關(guān)，輸出端Y、Z接電平顯示發(fā)光二極管；改變輸入狀態(tài)，記錄輸出結(jié)果。四、實(shí)驗(yàn)內(nèi)容當(dāng)前15頁，總共19頁。3、測(cè)試全加器的邏輯功能①寫出以下電路的邏輯表達(dá)式；②根據(jù)表達(dá)式列出真值表；③根據(jù)真值表畫邏輯函數(shù)的卡諾圖；④連接電路，根據(jù)不同的輸入狀態(tài)，記錄輸出結(jié)果。當(dāng)前16頁，總共19頁。4、測(cè)試用異或、與或和非門組成的全加器①寫出用異或門、與或非門、非門組成全加器的邏輯表達(dá)式；②連接電路，注意與或非門不用的輸入端接地；③根據(jù)不同的輸入狀態(tài)，記錄輸出結(jié)果。1425326122113316。。74LS8674LS5474LS00注意：74LS543或4或5接地，9或10或11接地當(dāng)前17頁，總共19頁。五、實(shí)驗(yàn)報(bào)告1、整理實(shí)驗(yàn)數(shù)據(jù)、圖表并對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行分析討論。2、總結(jié)組合邏輯電路的分析方法。關(guān)于懸空的問題

無論是TTL還是CMOS

多余或暫時(shí)不用的輸入端不能懸空，可按以（1）與其它輸入端