通信編解碼器設計

第一章通信解碼器概述編解碼器指的是一個能夠對一個信號或者一個數據流進行變換的設備或者程序。這里指的變換既包括將信號或者數據流進行編碼（通常是為了傳輸、存儲或者加密）或者提取得到一個編碼流的操作，也包括為了觀察或者處理從這個編碼流中恢復適合觀察或操作的形式的操作。編解碼器經常用在視頻會議和流媒體等應用中，通常主要還是用在廣電行業(yè)，作前端應用。1.1幾種碼的介紹1.1.1NRZ碼數字信號可以直接采用基帶傳輸,所謂基帶就是指基本頻帶。基帶傳輸就是在線路中直接傳送數字信號的電脈沖,這是一種最簡單的傳輸方式,近距離通信的局域網都采用基帶傳輸?；鶐鬏敃r,需要解決數字數據的數字信號表示以及收發(fā)兩端之間的信號同步問題。對于傳輸數字信號來說,最簡單最常用的方法是用不同的電壓電平來表示兩個二進制數字,也即數字信號由矩形脈沖組成。按數字編碼方式，可以劃分為單極性碼和雙極性碼，單極性碼使用正（或負）的電壓表示數據；雙極性碼是二進制碼，1為反轉，0為保持零電平。根據信號是否歸零，還可以劃分為歸零碼和非歸零碼，歸零碼碼元中間的信號回歸到0電平，而非歸零碼遇1電平翻轉，零時不變。1.1.2差分碼通信中的差分編碼，差分編碼輸入序列{an}，差分編碼輸出序列{bn}，二者都為{0、1}序列，則差分編碼輸出結果為bn=an異或bn-1，并不是bn=an異或an-1（即所謂的：對數字數據流，除第一個元素外，將其中各元素都表示為各該元素與其前一元素的差的編碼。這么定義是不準確的。）。前者多用在2DPSK調制，后者多用在MSK調制預編碼。同時后者是碼反變換器的數學表達式，即用來解差分編碼用的。1.1.3曼徹斯特碼(又稱雙相碼)曼徹斯特編碼（ManchesterEncoding），也叫做相位編碼(PE)，是一個同步時鐘編碼技術，被物理層使用來編碼一個同步位流的時鐘和數據。曼徹斯特編碼被用在以太網媒介系統中。曼徹斯特編碼提供一個簡單的方式給編碼簡單的二進制序列而沒有長的周期沒有轉換級別，因而防止時鐘同步的丟失，或來自低頻率位移在貧乏補償的模擬鏈接位錯誤。在這個技術下，實際上的二進制數據被傳輸通過這個電纜，不是作為一個序列的邏輯1或0來發(fā)送的（技術上叫做反向不歸零制(NRZ)）。相反地，這些位被轉換為一個稍微不同的格式，它通過使用直接的二進制編碼有很多的優(yōu)點。曼徹斯特編碼，常用于局域網傳輸。在曼徹斯特編碼中，每一位的中間有一跳變，位中間的跳變既作時鐘信號，又作數據信號；從低到高跳變表示"0"，從高到低跳變表示"1"。還有一種是差分曼徹斯特編碼，每位中間的跳變僅提供時鐘定時，而用每位開始時有無跳變表示"0"或"1"，有跳變?yōu)?0"，無跳變?yōu)?1"。本文主要介紹用VerilogHDL語言來描述編寫一個將NRZ碼轉換為曼徹斯特碼和差分碼的軟件模塊，并能夠在FPGA芯片中調試和仿真。四總碼型的編碼方案如下圖1-1：圖1-1四總碼型的編碼方案1.2總體方案概述曼徹斯特解碼器是一種基于硬件描述的設計方案；該方案先利用VerilogHDL語言描述少量邏輯單元，構成邏輯處理模塊，繼而搭建出解碼器。曼徹斯特碼是將NRZ普通二進制數據與其位率時鐘信號相異或而得，解決了傳輸數據沒有時鐘的問題。當傳送信號為“1”，曼徹斯特編碼由高電平跳變?yōu)榈碗娖?；若傳送的信息為?”；曼徹斯特編碼由低電平轉變?yōu)楦唠娖?；如果有連續(xù)的“1”或“0”信息出現時，則曼徹斯特編碼保持“1”或“0”的跳變，即編碼后，信息“0”與時鐘一致，信息“1”與時鐘反相（相位相差180度）。曼徹斯特編碼是一種相位調制，有時鐘的180度相位代表NRZ信號的邏輯“1”電平。這次設計主要是要實現將NRZ碼轉成曼徹斯特碼的功能,總體的設計原理框圖如圖1-2所示。圖1-2原理框圖1.3用狀態(tài)機設計差分碼編碼器1.3.1狀態(tài)機簡介狀態(tài)機是一個有向圖形，由一組節(jié)點和一組相應的轉移函數組成。狀態(tài)機通過響應一系列事件而“運行”。每個事件都在屬于“當前”節(jié)點的轉移函數的控制范圍內，其中函數的范圍是節(jié)點的一個子集。函數返回“下一個”（也許是同一個）節(jié)點。這些節(jié)點中至少有一個必須是終態(tài)。當到達終態(tài)，狀態(tài)機停止。狀態(tài)機主要分為2大類：第一類，若輸出只和狀態(tài)有關而與輸入無關，則稱為Moore狀態(tài)機：第二類，輸出不僅和狀態(tài)有關而且和輸入有關系，則稱為Mealy狀態(tài)機。要特別注意的是，因為Mealy狀態(tài)機和輸入有關，輸出會受到輸入的干擾，所以可能會產生毛刺（Gitch）現象，使用時應當注意。事實上現在市面上有很多EDA工具可以很方便的將采用狀態(tài)圖的描述轉換成可以綜合的VHDL程序代碼。1.3.2對編碼器的設計設初始狀態(tài)為S0編碼為00，根據功能帶入輸入0時得到下一狀態(tài)S1和相應輸出0。依次代入類推，可得到如圖1-3所示的狀態(tài)圖。圖1-3狀態(tài)圖其狀態(tài)機設計程序如下：always@(negedgeclkornegedgereset)if(reset==0)state<=S0;elsestate<=next_state;always@(stateorin)beginout=0;case(state)S0:beginif(in==0)next_state=S1;elsenext_state=S3;endS1:beginnext_state=S2;endS2:beginout=1;if(in==0)next_state=S1;elsenext_state=S3;endS3:beginout=1;next_state=S0;endendcaseend1.4曼徹斯特碼模塊程序曼徹斯特編碼模塊如下：moduleManchester_bian(in_dat,clk_tong,clk_fan,out_dat_tong,out_dat_fan,clr);inputin_dat,clk_tong,clk_fan,clr;outputout_dat_tong,out_dat_fan;wireout_dat_tong,out_dat_fan;wireout_dat_tong_1,out_dat_fan_1;wireout_dat_tong_0,out_dat_fan_0;assignout_dat_tong_1=(state1[1:0]==2'b01)?(clk_tong&&con):1'b0;assignout_dat_tong_0=(state1[1:0]==2'b10)?(clk_fan&&con):1'b0;assignout_dat_tong=(out_dat_tong_1)||(out_dat_tong_0);assignout_dat_fan_1=(state2[1:0]==2'b01)?(clk_tong&&con):1'b0;assignout_dat_fan_0=(state2[1:0]==2'b10)?(clk_fan&&con):1'b0;assignout_dat_fan=(out_dat_fan_1)||(out_dat_fan_0);reg[1:0]state1;reg[1:0]state2;reg[1:0]dat_reg;regcon;always@(posedgeclk_tong)begincon=1'b0;if(~clr)beginstate1[1:0]=2'b01;state2[1:0]=2'b01;con=1'b0;endelsebegindat_reg[1:0]=dat_reg[1:0]>>1;dat_reg[1]=in_dat;if(dat_reg[1])beginstate1[1:0]=2'b01;con=1'b1;if(state2[1:0]==2'b01)beginstate2[1:0]=2'b10;endelsebeginstate2[1:0]=2'b01;endendelsebeginstate1[1:0]=2'b10;con=1'b1;if(state2[1:0]==2'b01)beginstate2[1:0]=2'b01;endelseif(state2[1:0]==2'b10)beginstate2[1:0]=2'b10;endendendendendmodule第二章轉碼器的設計與仿真2.1功能描述1、輸入NRZ碼；2、設置CLK；3、輸出差分碼，曼徹斯特碼。2.2差分碼源程序（基于VerilogHDL語言）moduleNRZ_To_Differential(Out,in,clk,reset);outputOut;inputin;inputclk,reset;regOut;reg[1:0]state,next_state;parameterS0=0,S1=1,S2=2,S3=3;always@(negedgeclkornegedgereset)if(reset==0)state<=S_0;elsestate<=next_state;always@(state)beginOut=0;case(state)S_0:beginif(==0)next_state=S_1;elsenext_state=S_3;endS_1:beginnext_state=S_2;endS_2:beginOut=1;if(==0)next_state=S_1;elsenext_state=S_3;endS_3:beginOut=1;next_state=S_0;endendcaseendendmodulemodulestimulus();regCLK,RESET;regBIN;wireBOUT;NRZ_To_DifferentialT1(.Out(BOUT),.(BIN),.clk(CLK),.reset(RESET));initial$monitor($time,":IN=%bOUT=%b",BIN,BOUT,);initialbeginRESET<=0;BIN<=0;#5if(BOUT!=0)$display($time,":ResetState_0Failed!");RESET<=1;#10if(BOUT!=0)$display($time,":State_1Failed!");#5BIN<=1;#5if(BOUT!=1)$display($time,":State_2Failed!");#10if(BOUT!=1)$display($time,":State_3Failed!");#45BIN<=0;#40BIN<=1;#20BIN<=0;#60$stop;endendmodule2.3功能模塊的仿真功能仿真采用QuartusII7.2實現程序功能：1.打開Quartus后，新建VerilogHDLfile文件，將上述程序復制到生成的對話框保存；2.保存運行后，新建一個VectorWaveformfile文件保存在同一文件夾下；3.將，Out，CLK，RESET導入窗口；4.修改EndTime，CLK和RESET的Countevery；5.將窗口保存同一文件夾下；完成以上步驟就可得到2.1圖所示的仿真碼。EndTime為500us，Clock為100us時，解碼器輸出的Manchester、如圖2-1所示。圖2-1時序仿真2.4曼徹斯特碼源程序（基于VerilogHDL）Manchester碼（雙相碼）編碼器。//總模塊：moduleManchester_shuchu(clk,clr,in_dat,out_dat_tong,out_dat_fan);inputclk,clr,in_dat;outputout_dat_tong,out_dat_fan;wireclk_fan;fpju0(.clk(clk),.clk_fan(clk_fan),);Manchester_bianu1(.in_dat(in_dat),.clk_tong(clk),.clk_fan(clk_fan),.out_dat_tong(out_dat_tong),.out_dat_fan(out_dat_fan),.clr(clr));endmodule//fpj模塊：modulefpj(clk,clk_fan);outputclk_fan;inputclk;wireclk2_fan;assignclk_fan=~clk;endmodule//Manchester_bian模塊：moduleManchester_bian(in_dat,clk_tong,clk_fan,out_dat_tong,out_dat_fan,clr);inputin_dat,clk_tong,clk_fan,clr;outputout_dat_tong,out_dat_fan;wireout_dat_tong,out_dat_fan;wireout_dat_tong_1,out_dat_fan_1;wireout_dat_tong_0,out_dat_fan_0;assignout_dat_tong_1=(state1[1:0]==2'b01)?(clk_tong&&con):1'b0;assignout_dat_tong_0=(state1[1:0]==2'b10)?(clk_fan&&con):1'b0;assignout_dat_tong=(out_dat_tong_1)||(out_dat_tong_0);assignout_dat_fan_1=(state2[1:0]==2'b01)?(clk_tong&&con):1'b0;assignout_dat_fan_0=(state2[1:0]==2'b10)?(clk_fan&&con):1'b0;assignout_dat_fan=(out_dat_fan_1)||(out_dat_fan_0);reg[1:0]state1;reg[1:0]state2;reg[1:0]dat_reg;regcon;always@(posedgeclk_tong)begincon=1'b0;if(~clr)beginstate1[1:0]=2'b01;state2[1:0]=2'b01;con=1'b0;endelsebegindat_reg[1:0]=dat_reg[1:0]>>1;dat_reg[1]=in_dat;if(dat_reg[1])beginstate1[1:0]=2'b01;con=1'b1;if(state2[1:0]==2'b01)beginstate2[1:0]=2'b10;endelsebeginstate2[1:0]=2'b01;endendelsebeginstate1[1:0]=2'b10;con=1'b1;if(state2[1:0]==2'b01)beginstate2[1:0]=2'b01;endelseif(state2[1:0]==2'b10)beginstate2[1:0]=2'b10;endendendendendmodule2.5功能模塊仿真功能仿真采用QuartusII7.2實現程序功能：1.打開Quartus后，新建一個VerilogHDLfile文件，講上述程序復制到生成的對話框中，保存；2.保存運行后，新建一個VectorWaveformfile文件保存在同一文件夾下；3.將NRZ，Manchester，CLK，RESET導入窗口；4.修改EndTime，CLK和RESET的Countevery；5.將窗口保存同一文件夾下；完成以上步驟就可得到2-2圖所示的仿真碼。EndTime為00us，Clock為200us時，解碼器輸出的Manchester、如圖2-2所示。圖2-2Manchester時序仿真轉碼器的綜合及硬件驗證3.1轉碼器碼的綜合3.1.1曼徹斯特碼轉碼器在QuartusII軟件的圖形編譯模式下，NRZ碼轉曼徹斯特碼轉碼器如圖3.1所示，綜合后的曼徹斯特碼轉碼器內核有3個輸入控制端、2個輸出端。3.1.2差分碼轉碼器重復上述步驟，可得圖3-2的差分碼轉碼器內核，其內核由3個輸入控制端、1個輸出端。圖3-1RZ碼轉曼徹斯特碼轉碼器圖3-2差分碼轉碼器內核3.2圖形文件在QuartusII軟件的圖形編譯模式下，通過與軟件內部的輸入、輸出模塊聯接，并定義各輸入、輸出端口的名字即得到了轉碼器的圖形文件仿真如圖3-3所示。圖3-3轉碼器的圖形文件第四章轉碼器的設計總結4.1設計調試要注意狀態(tài)機的設計過程是否正確，其中的語言描述語法是否正確，符號的問題，在總體編譯的過程中不通過，查出頂層文件名出線錯誤，經修改后編譯通過。4.2設計心得電子設計的必由之路是數字化,這已成為共識。在數字化的道路上,我國的電子設計技術經歷了并將繼續(xù)經歷許多重大的變革。從應用小規(guī)模集成電路(SSI)芯片構成電路系統,到廣泛地應用微控制器或單片機(MCU),在電子系統設計上發(fā)生了具有里程碑意義的飛躍。這一飛躍不但克服了純SSI數字系統許多不可逾越的困難,同時也為電子設計技術的應用開拓了更廣闊的前景。它使得電子系統的智能化水平在廣度和深度上產生了質的飛躍。MCU的廣泛應用并沒有拋棄SSI的應用,而是為它們在電子系統中找到了更合理的地位。隨著社會經濟發(fā)展的延伸,各類新型電子產品的開發(fā)為我們提出了許多全新的課題和更高的要求。不言而喻,我國的電子設計技術發(fā)展到今天,又將面臨另一次更大意義的突破,即CPLD,FPGA(復雜可編程邏輯器件?現場可編程門陣列)在EDA(電子設計自動化)基礎上的廣泛應用。從某種意義上說,新的電子系統運轉的物理機制又將回到原來的純數字電路結構,但卻是一種更高層次的循環(huán),它在更高層次上容納了過去數字技術的優(yōu)秀部分,對MCU系統將是一種揚棄,而在電子設計的技術操作和系統構成的整體上卻發(fā)生了質的飛躍。了解到EDA技術很有發(fā)展前景，也運用平時上課學到的知識，實驗課中時間操作軟件和實體連線中積累的經驗，再加上朋友的幫忙和自己的努力，課設如期完成。知識是書本上的文字，只有自己靈活地掌握，熟練地運用才能成為發(fā)揮光芒的智慧，令人滿意的成果。第五章參考文獻[1]潘松，黃繼業(yè).EDA技術實用教程.北京：科學出版社，2021[2]盧杰，賴毅.VHDL與數字電路設計.北京：科學出版社，2021[3]宋萬杰，羅豐，吳順君.CPLD技術及其應用.西安：西安電子科技大學出版社，2021[4]王金明，楊吉斌.數字系統設計與VerilogHDL.北京：電子工業(yè)出版社，2021[5]梁紅兵.安防芯片市場被廣泛看好[J].金卡工程.2021(02)[6]林杰.貝能科技專題之(四)NT系列Keeloq解碼芯片的應用[J].電子世界.2021

中國企業(yè)物流運作現狀及發(fā)展戰(zhàn)略探討摘要：自從2001年中國加入WTO之后，市場競爭就更加激烈。每個企業(yè)為了提高自身的競爭力，努力提高物流水平，降低物流成本。本文將中國物流現狀與發(fā)達的國家和地區(qū)的企業(yè)物流運作模式進行對比，提出了中國的企業(yè)物流發(fā)展戰(zhàn)略關鍵詞：企業(yè)物流現狀；運行模式；發(fā)展戰(zhàn)略一、中國企業(yè)物流的運作現狀及弊端

物流戰(zhàn)略是很多企業(yè)總體戰(zhàn)略中必須考慮到的一個重要因素。為了在市場中提升自我競爭了，企業(yè)不斷在降低物流成本和提高物流水平上下功夫。無論是在國內還是國際市場上，都能夠最大程度上的降低成本，同時又不減低服務水平，獲得競爭優(yōu)勢。企業(yè)物流的管理整體上來說還是處于不完善的階段，大多停留在紙幣時代。比較先進的企業(yè)已經配備了電腦，但是依舊沒有形成系統的體系和網絡。EDL、個人電腦、人工智能、專家系統、通信和掃描等先進的信息技術還未在物流運作中廣泛地運用。但是物流是一種新型的管理技術，涉及領域寬廣。因此物流管理人員要熟悉掌握企業(yè)內物流和因此延伸的整條供應鏈的管理知識，掌握整個工藝流程，精通物流管理技術。而我國現在十分缺乏具備綜合物流知識的管理和技術人才，難以滿足企業(yè)物流現代化的需求。二、中國企業(yè)物流的發(fā)展戰(zhàn)略1990年以來，在國外，物流已經成為了該國一個重要的經濟增長點。但是在中國，物流才剛剛起步。企業(yè)之間生產經營，市場運行的各個方面展開競爭。具體體現在技術、人才上包括了物流和供應鏈。在競爭如此激烈的背景之下，企業(yè)進入了一個微利時代，產品的成本和利潤變得十分透明。而這用競爭還會不斷加深，變得更加激烈，三、發(fā)展物流為當務之急

社會的經濟環(huán)境在不斷地發(fā)展變化之中，這就要求中小企業(yè)從戰(zhàn)略發(fā)展的高度出發(fā)去思考物流的發(fā)展問題。在大企業(yè)實時物流戰(zhàn)略的同時，作為靈活的反應者，中小企業(yè)在市場中，也積極采取了行動。希望通過積極的物流戰(zhàn)略提升自身的競爭力。信息技術的發(fā)展前景大好，經濟貿易的高速發(fā)展，物流業(yè)已經顯示出了蓬勃的活力和蘊藏的無限商機，物流服務正逐漸成為中國企業(yè)之中最為經濟合理的綜合服務模式。中國進入WTO的時間還不算長，我國的中小企業(yè)應該及時把握住這一機會，在物流市場競爭比較不激烈時加入物流領域，迅速地占領一定的市場份額。但是如果中小企業(yè)不作為，等時間再長久一些，將會失去發(fā)展物流的優(yōu)勢。

四、從戰(zhàn)略角度做物流

現下，我國的許多中小企業(yè)還未意識到物流戰(zhàn)略以及控制物流成本的重要性。中小企業(yè)應當認識到物流戰(zhàn)略是提升競爭力的重要手段，并且重視自身物流系統地建設，將物流系統的建設上升到戰(zhàn)略高度。事實上，企業(yè)物流成本是除了原材料成本之外的最大成本項目。在國外發(fā)達國家，它們的物流成本一般控制在10％左右。而我國的現狀就不太樂觀。我國物流成本一般占總成本30％－40％，鮮活產品占60％左右甚至更多。我們應該看到的是系統完善的物流管理可以節(jié)省15％－30％物流成本，很大程度上減少庫存和運輸成本，對于中小企業(yè)來說，技術上和產品質量都比不上大企業(yè)。但不得不承認的是，中小企業(yè)產品價格更加受消費者青睞，市場需求反應更加靈活迅速。一旦中小企業(yè)將物流上升到戰(zhàn)略高度，利用先進的物流管理模式，就可以大大的節(jié)省產品成本，進一步發(fā)揮自身的優(yōu)勢。想要在變幻莫測的市場中屹立不倒。謀求更加長遠的發(fā)展，中小企業(yè)就要把物流放到企業(yè)經營管理的戰(zhàn)略高度上進行思考。除了考慮要怎樣解決倉儲運輸和商品配送這些物流的基本問題，還要思考怎樣把采購、生產和銷售過程中的物流活動的有機結合。做到以業(yè)務流程為基礎，使得物流的一體化。最終達到加強企業(yè)的在瞬息萬變的市場當中的競爭能力。

我國的中小企業(yè)只有突破地域限制、行業(yè)的局限，放眼于國內外，才能說真正意義上做好了戰(zhàn)略制定，最大限度地把握住了機遇，有效規(guī)避風險。具體來的說，就是首先著眼于當前的地域市場的開拓，在獲得了本地競爭的優(yōu)勢之后，輻射全國，放眼于全球。

五、重視物流系統的全面改造

發(fā)展物流并不是一蹴而就的，它需要一步步地前進。因此中小企業(yè)要注重制定詳細的物流重組的長期實施計劃和發(fā)展策略。物流重組需要從物流業(yè)務流程、組織機構、企業(yè)資源管理系統等方面展開，這樣一來才有可能慢慢實現企業(yè)物流向供應鏈管理的“橫向一體化”。達到降低生產、庫存、運輸等環(huán)節(jié)的成本，最終給客戶帶來更大的效益，給消費者帶去更大的實惠。與此同時，企業(yè)的經營者應該打破傳統的觀念，不再只是局限于投入產出管理問題，如流程再造、壓縮成本、加強培訓以及有限資源的合理配置問題。企業(yè)的經營者應當認識到物流是企業(yè)市場營銷的基礎，從戰(zhàn)略高度去思考物流運營成本與市場拓展需要、物流顧客服務的特殊要求之間的動態(tài)平衡，做到將物流系統與營銷戰(zhàn)略有機結合。現代化的物流在國際上又被稱為一體化物流、供應鏈管理、銷售鏈管理等等。不同于傳統的物流，現代物流包括了運輸、儲存、裝卸、搬運、包裝、流通加工、配送、信息處理、回收等功能。對我國的中小企業(yè)來說，發(fā)展物流必須重視物流系統的全面改造。以物流供應鏈思想作為指導，注意對物流管理的強化，積極運用有效策略，全新打造物流的運作與管理體系。

六、從服務角度做物流

在國外，廣泛認為物流業(yè)歸屬于服務業(yè)。但是現代物流在中國還是新興產業(yè)。它的發(fā)展也就緊密伴隨著企業(yè)經營管理理念而在發(fā)展。當代企業(yè)政府對物流管理的認識也逐漸提高到了企業(yè)和地區(qū)的戰(zhàn)略理論的高度。當代企業(yè)經營管理理念的核心正在從產品制造轉向產品銷售再轉向現代營銷和客戶服務。并且提出了“一切為客戶創(chuàng)造價值”的現代經營理念。人們對于物流的認識早已經從企業(yè)自身的“功能性活動”上升為“以滿足客戶需求為目的”、“努力為客戶創(chuàng)造價值，盡力增加顧客讓渡價值”的“從供應到消費的運動、儲存和配送的計劃、執(zhí)行和控制”的管理過程。消費者的需求不僅僅是商品。以企業(yè)的經營和發(fā)展的角度來看，物流就等同于服務。服務也是物流的物品之一。它是企業(yè)所提供的服務，“服務的實質上也是一種商品”，但是這一點卻常常被人們所忽視。七、引進專業(yè)物流管理咨詢公司中小企業(yè)自身的專業(yè)力量不足，因此要懂得借助相關的管理顧問公司以及相關研究機構來科學規(guī)劃企業(yè)的物流戰(zhàn)略、實施戰(zhàn)略和管理體系。要去了解先進物流企業(yè)的作以及這樣運作的原因所在。在這一過程之中，它們的物流服務理念是如何變化的，怎樣做到滿足客戶需求和市場競爭，企業(yè)經營戰(zhàn)略相銜接。這有這樣，我國的中小企業(yè)才有可能成功地進入一個新的市場領域，在現有的市場基礎上進一步地替身自身的服務水平，拓展市場份額。許多的企業(yè)在管理咨詢方面下了許多的功夫，用以探索新管理方式和學習物流技術的運用。中小企想要全面提升企業(yè)的物流運作以及管理的水平，更加迅速地構建起一個先進的物流系統以及管理平臺，就應當充分利用專業(yè)管理顧問公司的優(yōu)勢能力。結語：戰(zhàn)略性的規(guī)劃、投資以及技術開發(fā)是最近幾年促進物流現代化發(fā)展的重要因素。企業(yè)亟需解決的不僅僅是倉促運輸以及商品配送等最為基本的物流問題，最重要是為了解決怎么樣才能在在變化莫測的市場競爭之中謀求生存與發(fā)展這一問題。因此企業(yè)必須做到將物流放在企業(yè)經營管理這一戰(zhàn)略高度上去考慮怎樣將采購、生產和銷售則一系列過程與物流相結合。從而形成以業(yè)務流程為基礎，形成物流一體化，達到增強企業(yè)市場競爭力的目的。物流已然是企業(yè)市場營銷的基礎。作業(yè)企業(yè)的經理，在物流決策方面應當從戰(zhàn)略高度去考慮物流運營成本和市場拓展需要、物流顧客服務的特殊要求之間的動態(tài)平衡，仔細思考怎樣才能把物流系統與營銷戰(zhàn)略以及企業(yè)的總體戰(zhàn)略靈活結合。不再像傳統上，只注重如何解決流程再造、壓縮成本等投入產出的管理問題以及有限資源的合理配置問題。參考文獻【1】孟祥茹

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