Verilog經(jīng)典設(shè)計(jì)多年經(jīng)驗(yàn)總結(jié)

Verilog經(jīng)典設(shè)計(jì)經(jīng)驗(yàn)總結(jié)1、不使用初始化語句；2、不使用延時(shí)語句；34、盡量采用同步方式設(shè)計(jì)電路；5、盡量采用行為語句完成設(shè)計(jì)；6、always過程塊描述組合邏輯，應(yīng)在敏感信號(hào)表中列出所有的輸入信號(hào)；7、所有的內(nèi)部寄存器都應(yīng)該可以被復(fù)位；8、用戶自定義原件（UDP元件）是不能被綜合的。一：基本Verilog中的變量有線網(wǎng)類型和寄存器類型。線網(wǎng)型變量綜合成wire，而寄存器可能綜合成WIRE，鎖存器和觸發(fā)器，還有可能被優(yōu)化掉。二：verilog語句結(jié)構(gòu)到門級(jí)的映射1、連續(xù)性賦值：assign連續(xù)性賦值語句邏輯結(jié)構(gòu)上就是將等式右邊的驅(qū)動(dòng)左邊的結(jié)點(diǎn)Assign語句中的延時(shí)綜合時(shí)都將忽視。2、過程性賦值：過程性賦值只出現(xiàn)在always語句中。阻塞賦值和非阻塞賦值就該賦值本身是沒有區(qū)別的，只是對(duì)后面的語句有不同的影響。建議設(shè)計(jì)組合邏輯電路時(shí)用阻塞賦值，設(shè)計(jì)時(shí)序電路時(shí)用非阻塞賦值。過程性賦值的賦值對(duì)象有可能綜合成wire,latch,和flip-flop制下的非阻塞賦值綜合成flip-flop。過程性賦值語句中的任何延時(shí)在綜合時(shí)都將忽略。建議同一個(gè)變量單一地使用阻塞或者非阻塞賦值。3、邏輯操作符：邏輯操作符對(duì)應(yīng)于硬件中已有的邏輯門，一些操作符不能被綜合：===、!==。4、算術(shù)操作符：Verilog中將regintegerinteger,使用無符號(hào)操作時(shí)使用reg。5、進(jìn)位：通常會(huì)將進(jìn)行運(yùn)算操作的結(jié)果比原操作數(shù)擴(kuò)展一位，用來存放進(jìn)位或者借位。如：Wire[3:0]A,B;Wire[4:0]C;AssignC=A+B;C的最高位用來存放進(jìn)位。6、關(guān)系運(yùn)算符：關(guān)系運(yùn)算符：<,>,<=,>=和算術(shù)操作符一樣，可以進(jìn)行有符號(hào)和無符號(hào)運(yùn)算，取決于數(shù)據(jù)類型是reg，net還是integer。7=注意：===和！==是不可綜合的。可以進(jìn)行有符號(hào)或無符號(hào)操作，取決于數(shù)據(jù)類型8、移位運(yùn)算符：左移，右移，右邊操作數(shù)可以是常數(shù)或者是變量，二者綜合出來的結(jié)果不同。9、部分選擇：部分選擇索引必須是常量。10、BIT選擇：BIT選擇中的索引可以用變量，這樣將綜合成多路（復(fù)用）、敏感表：Always時(shí)不能正確地映射到所用的門。12、IF：如果變量沒有在IF語句的每個(gè)分支中進(jìn)行賦值latchIF語句中產(chǎn)生了IFCaseCase的條款可以是變量。如果一個(gè)變量在同一個(gè)IF條件分支中先贖值然后讀取，則不會(huì)產(chǎn)生latch。如果先讀取，后贖值，則會(huì)產(chǎn)生latch。13、循環(huán)：只有只有for-loop語句是可以綜合的。14、設(shè)計(jì)時(shí)序電路時(shí)，建議變量在always語句中賦值，而在該always語句外使用，使綜合時(shí)能準(zhǔn)確地匹配。建議不要使用局部變量。15、不能在多個(gè)always塊中對(duì)同一個(gè)變量贖值16、函數(shù)函數(shù)代表一個(gè)組合邏輯，所有內(nèi)部定義的變量都是臨時(shí)的，這些變量綜合后為wire。17、任務(wù)：任務(wù)可能是組合邏輯或者時(shí)序邏輯，取決于何種情況下調(diào)用任務(wù)。18、Z：Z會(huì)綜合成一個(gè)三態(tài)門，必須在條件語句中賦值19、參數(shù)化設(shè)計(jì)：優(yōu)點(diǎn)：參數(shù)可重載，不需要多次定義模塊四：模塊優(yōu)化1、資源共享：當(dāng)進(jìn)程涉及到共用ALU加減乘除操作符。通常乘和加不共用ALU，乘除通常在其內(nèi)部共用。2、共用表達(dá)式：如：C=A+B;D=G+(A+B);兩者雖然有共用的Ａ＋Ｂ，但是有些綜合工具不能識(shí)別．可以將第二句改為：D=G+C；這樣只需兩個(gè)加法器．3、轉(zhuǎn)移代碼：如循環(huán)語句中沒有發(fā)生變化的語句移出循環(huán)．4、避免latch：兩種方法：1、在每一個(gè)IF分支中對(duì)變量賦值。2、在每一個(gè)IF語句中都對(duì)變量賦初值。5：模塊：綜合生成的存儲(chǔ)器如ROM或RAM用庫自帶的存儲(chǔ)器模