電工與電子技術(shù)下課件

電機(jī)系概PLD的邏輯圖表示方各種PLD的結(jié)構(gòu)特點(diǎn)和應(yīng)PLD的編程方ABEL語言VHDL語言實(shí)驗(yàn)內(nèi)電機(jī) (17-概

PLD類 EPROM(Erasable bleROM)：不可編“與”陣列和可編程的“或”陣列EEPROM(ElectronicErasableProgr bleROM)：PAL bleArrayLogic)可編程陣列GAL（GenericArrayLogic）通用陣列CPLD（ComplexProgr FPGA（FieldProgr 電機(jī) (17-PLD— bleLogic電機(jī) (17-PLD的邏輯圖表示方PLD統(tǒng)的畫法有所不同。PLD的中連線的表示固定連 編程連 不連電機(jī) (17-1PLD的中常用的邏輯符11輸 1緩沖 &A &與或

ABC YA

B YY&Y&Y電機(jī) (17-與或ABC或門畫YYABBCCD與門畫電機(jī) (17-門電路符號對照中國符符與&或非1與中國符符與&或非1與&或異電機(jī) (17-固定連可編程（可多次電固定連可編程（可多次電擦除陣列結(jié)構(gòu)：均為AND邏輯陣列+OR邏輯陣列各種PLD的不同之處：陣列的連接方式和輸入輸出類AND類ANDORD可編程 可編程）可編程 ） 可編程可編程）可編程）88可編程（可多次電擦除可編程（可多次電擦除8電機(jī) (17-PROM的電路結(jié)構(gòu)及應(yīng)用舉輸入

電機(jī)

輸出

(17-特點(diǎn) (1)每一個(gè)與門的輸出對(2)或門采用編程的方式使用方法(1)將邏輯關(guān)系用最小項(xiàng)(2)編程，在PROM上將電機(jī)

(17-例17.3.1：用PROM實(shí)現(xiàn)三人投真值

ABABCYN00001001010100ABCYN0000100101010010111010001101101101011110NABCABCABCABC 電機(jī) (17-PROM的缺PROM輸入地址線較多，容量也較實(shí)際使用時(shí)，一般組合邏輯函數(shù)的最小項(xiàng)不超過4個(gè)，使得POM的面積利用率不高，功耗增加。解決方法：將與陣列也設(shè)計(jì)成可編程形式來實(shí)組合邏輯——可編程邏輯陣列（ ）。電機(jī) (17-的電路結(jié)構(gòu)及應(yīng)用舉輸

編程單電機(jī)

輸

(17- 使用方法 電機(jī) (17-例17.3.2： 實(shí)現(xiàn)三人投票表決電路真值A(chǔ)BCYN0000100101010010111010001101101101011110YABBC

ABC NABBCAC電機(jī) (17-例17.3.3： 實(shí)現(xiàn)3-8 輸000001111

Y0A2A1Y1

Y7A21電機(jī) (17-Y0A2A1

Y1A2Y7

A1 電機(jī) (17-例17.3.4：和D觸發(fā)器組成的同步時(shí)序電路如圖所DDD0Q0Q1Q0D1Q1Q0Q1Q0D2Q2Q0DDDD電機(jī) (17- 狀Q2Q0Q1Q0Q010001011010701010110 電機(jī)

(17-的優(yōu)點(diǎn) 的缺點(diǎn) 性能價(jià)格比更加良好的器件：PAL、GAL電機(jī) (17-PAL的電路結(jié)構(gòu)及應(yīng)用舉PAL：可編程陣列一、PAL基本電路結(jié)邏輯陣列：一個(gè)可編程的與邏輯（AD）和一個(gè)固定的或邏輯（OR）陣列。可編程I/O輸出寄存器型輸出

合邏輯序邏輯電機(jī) (17-輸出基本門陣列結(jié)構(gòu) 特點(diǎn)或門固定連接，將 應(yīng)的與項(xiàng)相或使用方法對與項(xiàng)編電機(jī) (17-例17.3.5：用GAL實(shí)現(xiàn)三人投票表決電真值A(chǔ)BCYN0000100101010010111010001101101101011110YABBCNABBCAC

YN電機(jī) (17- YYNN電機(jī) (17-寄存器輸出結(jié)構(gòu)

序邏輯電 Q8輸入8 Q電機(jī)

(17-例17.3.6：分析圖中由寄存器輸出型PAL組成的電S SQBQBQA

Qn1QnSQn Q Qn1( Qn

QnQn B BQ電機(jī)

OE輸出

(17-S=0時(shí)，QA、QB均保S=1Qn1

Qn1QnQnQQn1QnSQnAAAQn1(QnQnQnQn)SQnB ABB QBQA狀態(tài)轉(zhuǎn)換 0001 電機(jī) (17-二、PAL的特(1) 極性熔絲工藝的PAL只能一次編程 電機(jī) (17-GAL的內(nèi)部結(jié)構(gòu)及GAL：通用陣列一、PAL和GAL的基本電路結(jié)GALPA的基本電路結(jié)構(gòu)形式相同：可編程的與邏輯AN）或邏輯（OR）GAL的輸出端采用了可編程輸出邏輯宏單元”O(jiān)LMC（OutputLogicMacoCel），其輸出狀態(tài)可由用戶定義，一片GAL器件可以實(shí)現(xiàn)各種輸出結(jié)構(gòu)PA器件的邏輯功能，給電路設(shè)計(jì)帶來極大的方便。電機(jī) (17-電機(jī) (17-31)

VCCI/O7VCCI/O7I/O6I/O5I/O4I/O3I/O2I/O1I/O0I0/CLK 1

1腳時(shí)鐘，也可定義為第11管腳為輸出使能，也可定義為12-19電機(jī) (17-二、GAL的特輸出邏輯宏單元使其具有較高的通用 采用高性能的S工藝，具有高速、低耗 所有輸出宏單元中D鐘，故GAL GAL器件規(guī)模小，達(dá)不到單片內(nèi)集成一個(gè)數(shù)字系統(tǒng)的要求。 電機(jī) (17-*17.3.5CPLD（ComplexProgramableLogicDevice）：FPGA（FieldProgramableGateArray）：現(xiàn)場 的原理和內(nèi)部結(jié)構(gòu)略有不同，制作工藝不電機(jī) (17-FPGA/CPLD在系統(tǒng)可編程器件：編程控制電路和編程所需的高壓脈沖電路均集成在 內(nèi)，使用時(shí)直接燒程序三個(gè)主要組成部

輸出或雙向等幾種工邏輯陣列塊：LAB（LogicArrayI/O單元：IOE（I/OIR（Interconnect電機(jī) (17-FPGA/CPLDCPLDE2PROM或FLASH工藝；其中集成為在系統(tǒng)可編程器件。掉電后程序不 FPGA：采用SRAM工藝，可集成幾百萬門電理論上擦寫100 中，然后才能電機(jī) (17- 公司：統(tǒng)稱CPLD。兩個(gè)系MAX系列：基于乘積項(xiàng)技術(shù)，E2PROM 電機(jī) (17-一、 公司的MAX7000系列EPM7032的結(jié)

宏單元的結(jié)GAL相似電機(jī) (17- 電機(jī) (17-二、 公司的靈活邏輯單元陣列結(jié)構(gòu)

IOE………………

……

行線和列（快速互連通道 邏輯陣列塊（LogicArrayBlockLAB

LE（Logic

IOE電機(jī) (17- 公司FLEX10K系列CPLD的LE DDClear&每個(gè)每個(gè)LE含有一個(gè)4輸入組合邏輯函數(shù)的查找表（LUT），能快電機(jī) (17-DClear&DClear&如果需要LE 接到快速互連 ( 道， 接到LAB的局部互連通道 (PLD的編程方PL程器等全線產(chǎn)品。類開發(fā)系編程PC+編程軟件+編程PC+編程軟件+編程度PC+編程軟VerilogHDL）、邏輯電PC+編程 電機(jī) (17-設(shè)計(jì)項(xiàng)目項(xiàng)目波形編輯設(shè)計(jì)項(xiàng)目項(xiàng)目波形編輯信息處理邏綜合和層次顯器件編時(shí)間分析文本編輯文本編輯圖形編輯編譯網(wǎng)表提取數(shù)據(jù)建庫網(wǎng)表編輯適配波波形仿真編程文本編輯器可以用VHDL、VerilogHDL或AHDL輸入程電機(jī) (17-圖形編輯器以邏輯電路圖由圖元構(gòu)成）的方式輸入電路。在 下有4個(gè) 分別存放4個(gè)元件庫發(fā)器、緩沖入/輸出引源、地等；mf（macrofunction）：主要放置74系列器件mega-lpm（LibraryofParameterizedModules）：要放置參數(shù)化宏功能edif：主要放置工業(yè)標(biāo)準(zhǔn)器用戶還可以建立自己的元件電機(jī) (17-硬件描述(HardwareDescriptionLanguage，IEEEIEEE標(biāo)準(zhǔn)的VHDL（VeryHighSpeedIntegratedCircuitsHDL）VerilogHDL：Verilog-Cadence（公司名）HDLCPLDCPLD生產(chǎn)廠家針對自己產(chǎn)品的HDL， （公司隨著隨著CPLD的發(fā)展，HDL語言也在不斷系統(tǒng)級、行為級硬件描述語言如：SuperlogSystemC、電機(jī) (17-圖形輸入法和文本輸入法比邏輯電路圖是對所設(shè)計(jì)電路具體電路結(jié)構(gòu)的描述。硬件描述語(HardwareDescriptionLanguage，HDL)通過語句來描述電路要實(shí)現(xiàn)的功能，不涉及設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)、設(shè) 離不開文本輸入法電機(jī) (17-ABELHDL語言簡GAL采用ABELHDL編程語言。(AdvancedBooleanExpressionlanguage)運(yùn)算優(yōu)先功!1非&2與#3或$4運(yùn)算優(yōu)先功!1非&2與#3或$4異=賦相等不相等比功舉+算術(shù)C=A*算術(shù)/算術(shù)左右電機(jī)編程所用的關(guān)鍵關(guān)鍵 模塊的開始，與End模塊的說明模塊的名稱（可省略表明與器件相關(guān)的方程式的說明器件I/O說明輸出信號測試向量的真值表的Whenthen當(dāng)……就……否則Ifthen如果……就……否則電機(jī) (17-ABCYN000010010101001ABCYN0000100101010010111010001101101101011110

VCCI/O7I/O6I/O5I/O4I/O3I/O2I/O1I/O0I0/CLK 1YABBCNABBCAC電機(jī) (17-源文 ModuleA,B,CpinY,N,pinTest_vectors電機(jī) (17-VHDL語言簡VHDL的程序結(jié)庫程序包使用電機(jī) (17-]]……end實(shí)體名end電機(jī) (17-系統(tǒng)庫：是VHDL語言本身預(yù)定義的庫，包括stdwork庫，使用時(shí)不必顯式表示，可以直接調(diào)library庫名例如：libraryuse庫名.包名. use電機(jī) (17-實(shí)體描 ]]）;endentity實(shí)體名;endarchitecture std_logic_vectors(mdownton： 邏輯向量constant:常數(shù)電機(jī) (17-結(jié)構(gòu)體描可以有多個(gè)結(jié)構(gòu)。 信號、變量、常數(shù)、元件、函數(shù)等對象的說明。語句 endarchitecture電機(jī) (17-VHDLVHDL的運(yùn)算類拼 * **modremabsnotandornandnorxor=<>>=&（可以把兩個(gè)信號拼接成一個(gè)新信號。例：x(3downto2x(1&x(0endarchitecture電機(jī) (17-VHDL的功能描述語兩類：并行語句和順序語句并行語句的執(zhí)行與語句位置的先后無順序語句為在某些條件滿足時(shí)執(zhí)行的語句順序語句必須包含在進(jìn)程電機(jī) (17-一、并行語基本賦值語類格變量名:=表達(dá)式條件表達(dá)式1when邏輯表達(dá)式1表達(dá)式2when邏輯表達(dá)式2…表達(dá)式nwhen邏輯表達(dá)式n選擇信with信號值1when表達(dá)式信號值2when表達(dá)式…信號值nwhen電機(jī) (17-例17.4.1：兩輸入與門電路的VHDLlibraryuseentityand2generic(rised:time:=falld:time:port(a1:instd_logic;a2:instd_logic;f:outendarchitecturebehaviorofand2f<=a1anda2afterend電機(jī) (17-例17.4.2：三人投票表決電路的VHDL代碼Libraryuseentitymajority_voter3port(SW:instd_logic_vector(3downto1);L:outstd_logic_vector(2downto1));--*****L1:pass(greenLED) L2:fail(redLED)endmajority_voter3;architecturebehaviorofmajority_voter3withSWL<="10"when"10"when"10"when"10"when"01"whenend電機(jī) (17-元件例化語

相當(dāng)于子程元 語句的格式例17.5.3c

…信號名信號類型endcomponent實(shí)體名電機(jī) (17-libraryuseentityhalf_adderisport(a,b:instd_logic;s,c0:outstd_logic);endhalf_adder;architectureh_adderofhalf_addersignalc,d:c<=aorb;d<=anandb;c0<=notd;s<=candd;end電機(jī) (17-entityfull_adderport(3,y,cin:insum,carry:outstd_logic);endentityfull_adder;architecturestructoffulladderiscomponenthalf_adderport(a,b:componenthalf_adderport(a,b:instd_logic;s,c0:outendcomponentP1:half_adderportP2:half_adderportcarry<=L2orL3;endarchitecturestruct;電機(jī) (17-進(jìn)程語process(敏感信號表process(敏感信號表順序end電機(jī) (17-二、分支語語Ifcase語格if條件1elseif條件2then… 條件n順序語句順序語句endcase條件表when值1=>順序語句；when值2=>順序語…whenothers=>順序語句；endcase;電機(jī) (17-例17.4.4：分別用if和case語句描述二選一數(shù)據(jù)選ififsel=’1’thenendif;cbcasecaseselwhen0=>c<=a;when1=>c<=b;end二選一選電機(jī) (17-

libraryuseentityffport(CLK:inD:inQ:outendarchitechurebhvofffissingalQ1:std_logic;ifCLK’eventandthenQ1endif;endprocess;end電機(jī) (17-*三、循環(huán)語語whileloop語格[標(biāo)號for循環(huán)變in循環(huán)endloop標(biāo)號:];[標(biāo)號whileendloop[標(biāo)號:];*四、wait語waituntilwai