2023年北理工VHDL實(shí)驗(yàn)報(bào)告

本科實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)名稱:VHDL語(yǔ)言及集成電路設(shè)計(jì)實(shí)驗(yàn)課程名稱：ＶHDL語(yǔ)言及集成電路設(shè)計(jì)實(shí)驗(yàn)時(shí)間:２023.5任課教師:桂小琰實(shí)驗(yàn)地點(diǎn):４-427實(shí)驗(yàn)教師:任仕偉實(shí)驗(yàn)類(lèi)型:□原理驗(yàn)證□綜合設(shè)計(jì)□自主創(chuàng)新學(xué)生姓名：組號(hào)：學(xué)院：信息與電子學(xué)院同組搭檔:專(zhuān)業(yè)：電子科學(xué)與技術(shù)成績(jī)：實(shí)驗(yàn)一:帶有異步復(fù)位端的D觸發(fā)器一、實(shí)驗(yàn)?zāi)康?1）熟悉ｌinux操作環(huán)境和moｄｅlｓｉm軟件環(huán)境(2）理解時(shí)序邏輯和組合邏輯電路的區(qū)別（3）理解并行語(yǔ)句和順序語(yǔ)句(４）用ＶHDL語(yǔ)言編寫(xiě)一個(gè)帶有異步復(fù)位端的Ｄ觸發(fā)器及其測(cè)試文獻(xiàn)二、實(shí)驗(yàn)原理(1)組合邏輯和時(shí)序邏輯eｑ\ｏ＼ａc（○，1）組合邏輯電路當(dāng)前輸出的值僅取決于當(dāng)前的輸入,不需要觸發(fā)器等具有存儲(chǔ)能力的邏輯單元,僅僅使用組合邏輯門(mén)eq\ｏ\ac(○,2)時(shí)序邏輯電路的當(dāng)前輸出不僅取決于當(dāng)前的輸入,還與以前的輸入有關(guān)，這類(lèi)電路中涉及寄存器等元件,也涉及組合邏輯電路，寄存器通過(guò)一個(gè)反饋環(huán)和組合邏輯模塊相連。觸發(fā)器便是屬于時(shí)序邏輯電路(2）并行和順序代碼從本質(zhì)上講，ＶHDＬ代碼是并發(fā)執(zhí)行的。只有PROCESＳ,ＦＵNCＴION或ＰRＯCEDUＲＥ內(nèi)的代碼才是順序執(zhí)行的。當(dāng)它們作為一個(gè)整體時(shí),與其他模塊之間又是并發(fā)執(zhí)行的。以下是3個(gè)并發(fā)描述語(yǔ)句（sｔａt(yī)1,stat２和stat3)的代碼，會(huì)產(chǎn)生同樣的電路結(jié)構(gòu)。sｔat1stat3sｔat1stat2=stat２=stat3=其他排列順序stａt(yī)3stat1stａt(yī)２（3）并行語(yǔ)句——進(jìn)程（PROＣＥSＳ)ｅq\o\aｃ(○，1)語(yǔ)法結(jié)構(gòu):［進(jìn)程名:]PRＯCESS（敏感信號(hào)列表)[變量說(shuō)明語(yǔ)句]…ＢEGIＮ…(順序執(zhí)行的代碼)…EＮDＰROCＥSS[進(jìn)程名];eq\o\ａｃ(○,2）PROＣＥSＳ的特點(diǎn)1多進(jìn)程之間是并行執(zhí)行的;2進(jìn)程結(jié)構(gòu)內(nèi)部的所有語(yǔ)句都是順序執(zhí)行的;3進(jìn)程中可訪問(wèn)結(jié)構(gòu)體或?qū)嶓w中所定義的信號(hào)；4進(jìn)程的啟動(dòng)是由敏感信號(hào)列表所標(biāo)明的信號(hào)來(lái)觸發(fā),也可以用ＷAIT語(yǔ)句等待一個(gè)觸發(fā)條件的成立。5各進(jìn)程之間的通信是由信號(hào)來(lái)傳遞的。(4）帶有異步復(fù)位端的D觸發(fā)器ｅq＼o\ac（○,1）電路符號(hào)eq＼o＼ac(○,2）功能表RDCPQ0xｘ０1x０保持1ｘ1保持10上升沿０1１上升沿1三、實(shí)驗(yàn)代碼LIＢＲAＲＹI(mǎi)ＥEE;USＥIEEＥ.ＳTD_ＬO(píng)GIＣ_116４.AＬL;EＮＴITYdｆfISPORT(ｄ,ｃlk,ｒst:INSTD＿LOＧIC;q:OUTSTD＿LOGＩC）；EＮDdｆf;ARCHIＴEＣTUREbehaviorOFdffISBEGIＮPROＣESＳ(rst，cｌk）ＢEＧINIF(rst＝'1')THENq<=＇0'；ＥＬSＩF(ｃlｋ＇EＶEＮＴANDclk=＇1＇）THENｑ<＝d;ＥＮＤIF;EＮDPＲOCESＳ;eｎdARCHITＥCTUREｂehavioｒ;測(cè)試文獻(xiàn)：liｂraryＩＥＥE;usｅｉeｅｅ.sｔd＿logiｃ_1164.alｌ；enｔitｙdff_tbiｓeｎｄｄｆf_tb;architecｔuｒetb_behavioroｆdff_tｂiscomponｅｎtdfｆｐort（ｄ,rｓｔ,ｃlk：iｎｓtd_logiｃ;q:outsｔｄ_logic);endcｏmpｏnenｔ;coｎｓｔanｔclk＿pｅriod:ｔimｅ:=50ns;ｓigｎald，clk，q，rst:std_lｏgic;begｉｎｄｕｔ:dffｐoｒtmａｐ（d=>d，ｃlｋ=＞cｌk，rst＝＞rst,ｑ＝＞q)；clｋ_gｅn：prｏｃessbｅｇｉｎclk＜='0'；waitｆorclk_peｒioｄ／２;clk＜='１＇;ｗaitforclk_period/2；endprｏcｅｓｓ;ｄ_gｅn：ｐrｏｃeｓsbegiｎwaitfor１00nｓ；d<='1＇;waitfor100ns;d<＝＇0';endproｃeｓs;ｒst_gen：proceｓsbegｉnｒsｔ<=＇1＇；wａitfor150ns;rst＜='０';waｉｔfor5０0ns；rｓt＜＝'1';wａitfor１50ns;ｗａit;ｅndproｃesｓ;endtｂ_ｂehａｖior;四、仿真結(jié)果實(shí)驗(yàn)二步進(jìn)電機(jī)控制器一、實(shí)驗(yàn)?zāi)康模?)理解兩種狀態(tài)機(jī)的區(qū)別(２）熟悉兩種編程風(fēng)格(３）編寫(xiě)B(tài)CD計(jì)數(shù)器和步進(jìn)電機(jī)二、實(shí)驗(yàn)原理(1）米里型狀態(tài)機(jī)和摩爾型狀態(tài)機(jī)米里(Mealy)型狀態(tài)機(jī):狀態(tài)機(jī)的輸出信號(hào)不僅與電路的當(dāng)前狀態(tài)有關(guān),還與當(dāng)前的輸入有關(guān)摩爾(Ｍoorｅ）型狀態(tài)機(jī)：狀態(tài)機(jī)的當(dāng)前輸出僅僅由當(dāng)前狀態(tài)決定（2）有限狀態(tài)機(jī)設(shè)計(jì)流程：1理解問(wèn)題背景。2邏輯抽象，得出狀態(tài)轉(zhuǎn)移圖。3狀態(tài)簡(jiǎn)化。4狀態(tài)分派。5用ＶHDL來(lái)描述有限狀態(tài)機(jī)。（3）BCＤ計(jì)數(shù)器原理圖(4)步進(jìn)電機(jī)控制器原理圖步進(jìn)電機(jī)狀態(tài)與輸出信號(hào)的相應(yīng)關(guān)系狀態(tài)輸出狀態(tài)S０Ｓ1Ｓ2Ｓ3000１00１0０10０100０三、實(shí)驗(yàn)代碼(1)ＢＣD計(jì)數(shù)器librａryｉeeｅ;ｕseｉｅe(cuò)e.stｄ＿logic_１１６4.all;entitycoｕntｅrispoｒｔ(cｌｋ,rsｔ：iｎstd_ｌogic；count:ouｔstｄ＿loｇｉc_veｃtor(3downtｏ0))；eｎｄcounter；arｃｈｉteｃｔｕｒｅsｔaｔｅ＿macｈineｏfcoｕnteristyｐestatｅiｓ（ｚeｒo,one，two,ｔhreｅ,ｆｏｕr，fiｖe,six，seｖｅn，ｅigｈt,nine);signａlpｒ_ｓtａt(yī)e,nx＿state：sｔａt(yī)e;begｉnprｏcｅｓs(rst,ｃlk)ｂegｉnif(rst＝'１'）thenｐｒ_stａｔe<=nx_state;endif;ｅndｐrocｅsｓ;ｐrocｅss(pr_state)ｂegincasｅｐr_stａt(yī)ｅiswhｅnｚｅro＝>cｏuｎt＜＝＂0000";nx_state＜=one;ｗｈenoｎe＝>couｎt<=＂00０１";nx_staｔｅ＜＝twｏ;ｗheｎtwo=>couｎt<＝"00１0＂;nx_state＜=thｒee;ｗhentｈｒee＝>counｔ<="0０1１";nx_ｓtatｅ＜=four;whenfour＝>cｏｕｎt＜＝"010０";nx_statｅ＜=ｆiｖe；wｈenｆiｖe=>couｎt<=＂0101";nｘ＿statｅ<=six；whｅnsiｘ=>cｏunt<="0１1０";nx＿staｔｅ<=sｅvｅn；ｗｈｅnsｅvｅn=>ｃounｔ<="０111";ｎx_ｓtate<=eｉght;wｈenｅiｇht＝>couｎt<="1000"；nx_staｔe<=nine；wｈennine＝＞count<=＂100１";nx＿sｔａｔe<=zero；ｅnｄcase;endｐｒocess;eｎdstaｔe_maｃhｉne；（2）步進(jìn)電機(jī)控制器ｌiｂrａｒyｉｅe(cuò)e;useiｅe(cuò)ｅ．std_ｌｏｇic_116４.all；eｎｔitystepｍotｏｒiｓport(cｌｋ,rsｔ,x：instd_lｏgiｃ;ｏutput:outstｄ_ｌｏgｉｃ_vecｔoｒ(3downto０））;eｎdｓtｅpmoｔor；archｉtecturesｔate＿mａchineofｓtepmｏtoｒｉstｙｐeｓtaｔｅis（ｓ0,s１,s２，s3);signalpr_state,nx＿staｔe:ｓtate；beｇｉnｐroceｓｓ（clk,rst）beginif(rsｔ='1＇）tｈenpr_ｓtate<=s0;eｌsif(clk'eveｎtaｎdclｋ='１')thenpr_sｔaｔe<＝ｎx_statｅ；endiｆ;eｎdｐroｃesｓ;process(pr_ｓtaｔe,ｘ)ｂeginｉf(x＝＇0'）thｅncaｓｅpr_statｅisｗhens０=＞outpuｔ<="0001＂;nx_sｔate<=ｓ3；whens１=>outpｕｔ<="００10";nx_sｔate<=s0；ｗhｅns2＝>output<="０10０";nx_staｔe<＝s1;wheｎs3=>ｏuｔput<＝"1０００";ｎx_sｔaｔｅ＜=s２；endcasｅ；elsif(x='1')thenｃasepr＿staｔeiswhens０＝>oｕtｐut<="0001";nｘ_state＜=s１；whｅｎs1＝>outpｕｔ＜=＂0010";nｘ_sｔate<=ｓ2;whens2=>output<＝＂0100";ｎx_ｓtate<=ｓ3;wｈens3＝＞ｏｕｔput<=＂１00０";nｘ_state<＝s0；endcaｓe；enｄif;eｎdproｃesｓ;ｅndstatｅ_machｉｎe;四、仿真結(jié)果BCD計(jì)數(shù)器步進(jìn)電機(jī)控制器實(shí)驗(yàn)三十六位加法器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?1）掌握元件例化的方法(2）理解for／genｅｒate語(yǔ)句的用法（3）編程完畢4位加法器和１6位加法器的設(shè)計(jì)二、實(shí)驗(yàn)原理（1)元件的例化元件聲明是對(duì)VＨＤL模塊（即底層設(shè)計(jì)，也是完整的VHDL設(shè)計(jì))的說(shuō)明，使之可在其他被調(diào)用,元件聲明可放在程序包中，也可在某個(gè)設(shè)計(jì)的構(gòu)造體中聲明。

元件例化指元件的調(diào)用。元件聲明及元件例化的語(yǔ)法分別如下:

元件聲明：

ｃｏmponｅnｔ〈元件實(shí)體名〉

proｔ(〈元件端口信息,同該元件實(shí)現(xiàn)時(shí)的實(shí)體的port部分〉);

end

comｐnent；元件例化:〈例化名〉:〈實(shí)體名,即元件名〉port

ｍap（〈端口列表〉）;（2)生成語(yǔ)句（GEＮERATE)GEＮEＲATＥ語(yǔ)句用于循環(huán)執(zhí)行某項(xiàng)操作。FOR模式的生成語(yǔ)句重要用于相同結(jié)構(gòu)的描述中；FＯR模式語(yǔ)法結(jié)構(gòu):FOR/GＥＮERＡＴE：標(biāo)號(hào)：FOR變量IN離散區(qū)間GＥNERATE(并行解決語(yǔ)句）；EＮDGEＮERATE；（3）1６位加法器的設(shè)計(jì)三、實(shí)驗(yàn)代碼4位加法器：libraｒyieee;useｉeee.sｔd＿ｌogiｃ_1164．a(chǎn)ll;eｎtiｔｙａdｄｅｒ4isport(a,b:instd_lｏgic_vector(3downto0)；cin：iｎsｔd_loｇiｃ;s:ｏutsｔd_ｌogｉc_ｖector(3ｄownｔo0);cout:outsｔd_loｇｉｃ);ｅnｄaｄｄeｒ４;aｒchitecturebｅｈａvoｆａddｅr4issignalｃ:std＿ｌogiｃ_vecｔor(4downto0）；ｓignalp:sｔd_logic＿veｃtor(3dowｎto0）；sｉgnalg:sｔd_logic_ｖector（3ｄownｔo０);beginG1:foriin0ｔo３genｅraｔep(i)<=a（i）ｘorb（i）；g(i)<=ａ(i）andb(i)；ｓ(i）<=ｐ(i)xorc(i）;ｅndgenerate;c（0)<＝cin；c(1)<=(cinanｄp（0)）orｇ（0）;ｃ(２)<=(cinanｄp（０)anｄP（1))or(g（０)aｎｄp(1))org(1);c(３)<=(ｃinaｎdp(０)andP（1)ａndＰ（2））or（g(0)anｄp(1)andP（2))or（ｇ(1)aｎdP(2）)orｇ(2);ｃ（4）＜=(cinａｎｄp(0)andP(1)andＰ(2）andＰ（３）)ｏr(g(０)ａndｐ(1)anｄP（２）ａndＰ(3))oｒ（g（1）andP（2）andP（3））or(g(2)aｎdP（3))ｏrg(３）；cｏut＜=c(４)；ｅndbｅｈａv；1６位加法器：lｉｂrａrｙieee;uｓeｉｅe(cuò)e.sｔｄ_logic_1164．a(chǎn)ll;ｅntitｙaｄｄerisｐoｒt(a,b:ｉnstｄ_logic_ｖector(1５doｗｎto0）；ｓ：ouｔｓtd＿ｌoｇic_vｅctｏr(１５downto0);ｃiｎ:instd_logic;cout:ｏutstｄ_ｌoｇic)；ｅndadder；architｅｃtｕrebehａvofａdderｉscompoｎenｔaddｅr4ispoｒｔ(a,b:instｄ＿logiｃ_vector(3doｗnto0);ｓ:ｏuｔstd_logic_vｅctoｒ（3dｏwnto０)；cｉn:ｉｎstｄ_logｉc;cout:ouｔstd_loｇiｃ);ｅndcomponｅnt;signａlm1,m２,ｍ3:ｓｔd_ｌogｉc;beｇｉnu1：ａｄdeｒ4poｒtmap(a(3ｄｏｗnto0),b(3dｏｗｎto0)，s（３dｏｗnｔo0）,cin,m１);u2：aｄdeｒ4porｔmaｐ(a(7doｗnto４),b（7ｄownto４),s(7downto4),m1,m2);ｕ3:adｄer4porｔmap（ａ（1１downｔｏ8)，ｂ(11downto8),s(１1dｏwｎto8），ｍ2,m３）;u4:ａdｄer4portｍap(a（15downtｏ１2）,b(15downto１2),s（１５ｄoｗnto1２),ｍ3,cout);ｅndbｅhav;測(cè)試程序:lｉbraryieeｅ;uｓeieee.std_logic_1164.all；eｎtitｙadder_tｂisenｄentiｔｙaddｅr_tb;aｒｃhｉtecｔuｒｅbｅhavｏfaｄder_ｔbiｓcｏmｐｏneｎtａｄderport（a，b:iｎstd_ｌogic＿ｖector(15doｗntｏ0);ｓ:outｓtd_ｌｏgiｃ_ｖｅctor(1５downto0);cｉn:iｎsｔｄ＿logic;cｏut:oｕtｓtd_logic);endcomponent;sｉｇnalcｌｋ:stｄ_loｇic：＝'０';ｓignalａ,b:std_loｇic＿vectｏr(15ｄｏwntｏ0);signaｌs：std＿ｌogic_veｃtor(15downtｏ０）;signａlｃin：sｔｄ_loｇic;ｓignalｃｏut：std＿lｏgiｃ；begiｎw：aｄderporｔｍａp（a＝>a,ｂ＝>b,s＝＞s,cin＝>ｃiｎ,cout=>coｕｔ);prｏｃesｓbeｇina<=x"0００0";ｂ＜=x＂00０0"；cｉn<='1';waitｆｏｒ１0０nｓ;a＜="０00１";b<="0111＂;ｃｉn＜='０';waitｆoｒ１０0ns;a<=ｘ＂１１11";ｂ<=x"1111＂；ｃin<='1';wａｉtfor100ｎs;a<=＂０001";ｂ<=＂0111＂;cin<='１'；waｉt;endpｒｏｃesｓ;endbｅｈav;四、仿真結(jié)果實(shí)驗(yàn)四選擇運(yùn)算器一、實(shí)驗(yàn)?zāi)康?(1)對(duì)前幾次實(shí)驗(yàn)用到的知識(shí)進(jìn)行總結(jié)（２)綜合運(yùn)用理論課上的知識(shí),完畢選擇運(yùn)算器的設(shè)計(jì)二、實(shí)驗(yàn)原理（1)設(shè)計(jì)規(guī)定:輸出信號(hào):一個(gè)COUT（１５:０）,１6位乘法器:規(guī)定用部分積實(shí)現(xiàn)加法器:8位加法器,高7位補(bǔ)零完畢比較器、乘法器、加法器的設(shè)計(jì)，不可以直接使用+，x運(yùn)算符直接實(shí)現(xiàn)。(2）選擇器運(yùn)算器總原理圖如下:(3）乘法器部分采用并行乘法器（４）加法器：８位加法器的設(shè)計(jì)和上一個(gè)實(shí)驗(yàn)類(lèi)似,先設(shè)計(jì)一個(gè)4位加法器，進(jìn)而編譯８位加法器。三、實(shí)驗(yàn)代碼與門(mén):ｌibrａrｙieee;ｕsｅieee.std_ｌoｇiｃ_１164．a(chǎn)ｌl；eｎｔityaｎd_2ispoｒt(a,b:inｓtd_logiｃ;ｙ:oｕtｓtd_ｌｏgｉc);enｄａnｄ_2;ａrｃｈitecｔurebeｈaｖofａnｄ_2isbegｉny＜=ａandb;ｅnｄｂeｈaｖ;全加器:librａryieee;ｕseieｅe(cuò)．stｄ_lｏgic_1164.ａll;entiｔyfauispｏrt（a，b,cin:inｓtｄ＿logic;s,cout：ｏｕtstd＿logic)；ｅnｄfau;arcｈitecturebｅｈavｏｆfaｕisｂegiｎs<=axｏrｂxoｒcｉn；ｃouｔ<=(aaｎdｂ）or(aaｎｄcｉn)or（bａｎdcｉn);eｎｄbehａｖ;頂層：libraｒyｉeee；useiｅｅｅ．ｓtd_logic_1164.all;usｅｗoｒｋ．ｍy_componｅnts．ａll;ｅntitytop_ｒowispｏrt(ａ:insｔｄ_ｌoｇic;b：ｉnsｔｄ_logｉc＿veｃtor（7downｔｏ0）;souｔ,cout:ouｔstd_ｌogic＿ｖecｔor（6ｄｏwntｏ0);p:outstd_logic);ｅndｔｏp_row;aｒｃhiｔecｔureｂehavoftop_rowｉsbeginu1:cｏmpｏnｅntanｄ_2ｐortmap(a,b(7)，sout(6));u2:cｏmｐｏneｎtand_2pｏrtmap(a，ｂ(6），souｔ(5））；u３：cｏmｐoneｎtaｎd＿2poｒtｍaｐ(a,ｂ(５),ｓout(4)）;u４：componentanｄ＿2ｐortmap（a，ｂ(4），ｓout(３));u5:compｏnentanｄ＿２pｏrtmap(a，b(３)，soｕt(２))；u6:ｃｏmponenｔaｎd_2pｏｒtmａp(a,b(2)，sout(1）)；u７:compｏｎenｔａｎd_2porｔmap(a，b(1）,sout(0)）;ｕ8：comｐonentａnｄ_2pｏrｔmap(a,b(0）,p）;ｕ9:foriin0to６generatecouｔ（i)<＝'0';eｎｄgｅnerate;enｄbｅhaｖ；中層：libｒaｒyieｅe(cuò)；usｅiｅe(cuò)e．sｔd_loｇiｃ_116４.aｌl;uｓewoｒk.ｍy_coｍponentｓ．ａｌl;entitｙmid＿ｒｏwisｐｏrt(ａ：instd＿logic;b：instd_logｉｃ_vｅctor(7downto0);sin，cｉｎ:inｓtd＿lｏgｉc_vｅctoｒ(6downｔo0);sout,cｏｕt：oｕtstd＿lｏgｉc_veｃｔoｒ(６ｄｏｗｎto0);ｐ:ouｔstd_lｏｇic）;endｍid_ｒow;archiｔｅcturebehａvofmiｄ＿ｒｏwｉssｉgnaland＿out:stｄ_logｉｃ＿vector(6doｗnto0）；beｇinｕ1:comｐｏnentanｄ＿2ｐｏrtｍaｐ（a,b(７),soｕt（6));ｕ2:componentanｄ_2portmap(a，ｂ(6）,aｎd_ｏut（6)）；ｕ3：coｍponeｎtａnd_２portｍａp(a,ｂ(5),ａnｄ_ｏut(5）);ｕ４:componentaｎd_2porｔmap(a,b（4),ａnd_oｕｔ(4));u5:coｍponentand_2portｍaｐ（a，b(3),aｎd_oｕt(3));ｕ6:compｏnentａｎｄ＿2poｒtｍａp(ａ,b(２),and_out(2)）;ｕ7:coｍpoｎｅntaｎd_2porｔmap(a,b(1）,aｎd_oｕt（1))；ｕ８:ｃomponentａnｄ_2portmａｐ(a,b（０),aｎｄ_out(０));ｕ9：cｏmpoｎｅｎtfａuｐortmap（siｎ（6）,ciｎ（6),and_oｕt(６),sout(5)，ｃoｕｔ（6)）；ｕ10：ｃｏmponentｆaｕｐorｔmaｐ(sin(5）,ｃin（5)，aｎd_out(5),sout（4）,cout(５));u11:componenｔfauｐoｒtmaｐ(sin(4)，cｉn(4）,ａnd_out(4),ｓｏｕt(3),coｕt(4）);u12:coｍｐoｎentｆaｕｐoｒtmap(ｓiｎ(３),cin（3),and_oｕｔ（3),ｓoｕt(2),couｔ(3））；u13:compoｎenｔfauｐortmaｐ（sin(2),cｉn(2),and_ｏuｔ(2）,ｓoｕt（1),cｏut(2）);u１４：compｏnentｆａuportmap（siｎ（1),cｉn（1），and_ｏut(１）,sｏｕt(0）,ｃout(１));u15：componeｎｔｆａｕportmａｐ(sｉn(0),ciｎ(０)，and_out（０),p,cｏut(0))；endbehａv;底層:libraｒyｉｅe(cuò)e;useｉeｅｅ.sｔd_loｇｉc_116４.alｌ;usｅｗorｋ．my_ｃｏmpｏneｎts．a(chǎn)ll;eｎtityｌｏwer_rowｉspｏrt(ｓiｎ,cin:ｉnstd_logiｃ_ｖｅcｔor(6doｗｎｔｏ０);p：ouｔstd_lｏgic_ｖｅcｔｏｒ(7ｄｏwntｏ0）);enｄlower＿row;aｒｃhｉtｅctｕrebｅhaｖofloｗeｒ_rowissignallｏｃａl：sｔd＿lｏｇic＿veｃtoｒ(6downto0);beｇinlｏcal（０)<='0';u1:coｍpoｎeｎtfaupｏrtmap(sin(0)，cin(０），loｃal(０)，ｐ（０),loｃal（1));u2:cｏmponentfauportmａp(sin（１）,ｃin(1)，loｃal(1），p(1),local(2))；u3：ｃomponentfaｕｐortmap（sｉn（2)，ciｎ（2）,loｃal(2）,p(２),lｏcal（3));u4:ｃｏmponeｎtfａuportmap（sin(３),cin(3),local(３），p(3）,loｃaｌ(４));u5:cｏmponｅntfauｐortmａp(ｓｉn(4）,ｃin(4),locaｌ(4),p(4),lｏcaｌ(5));u6:ｃompｏｎenｔｆauｐorｔmap(sｉn(5）,cin（5),ｌoｃal(５),p(5),locaｌ(6));u7:ｃompｏnenｔｆauportｍaｐ（sｉn(6),ｃin(6),lｏcal（6),ｐ（6)，p(7))；eｎdbeｈａv;乘法器用到的的元件聲明:ｌiｂraｒyieee;ｕseieｅe(cuò).sｔd_ｌｏgic＿1164.all;pａcｋａgemy_compｏｎentsiscoｍponenｔanｄ＿2isport(a,ｂ:iｎstd_loｇｉｃ；y:ｏｕtｓtd＿ｌｏｇic);endcｏmponｅnt;cｏmｐoｎenｔｆaｕispoｒｔ(a,b,ｃin:ｉnstd_ｌoｇic;s,cｏｕt:oｕtstd_logic);endcｏmponent;coｍpoｎenttop_rｏwisｐort(ａ：inｓtd_logiｃ;b:instd＿lｏgｉc_ｖectoｒ(7doｗnto0)；sout，cｏｕt：outstd_lｏgic＿vector(6downｔo0)；p:outsｔd＿logic)；endcompｏnent;cｏmｐonenｔmiｄ_ｒowisｐｏｒt（a:instd_lｏgic；b:iｎｓtd_lｏｇic_vｅctor(７downto０);sin,ｃiｎ:iｎsｔd_lｏgic_vectｏr（6ｄowｎto０）;soｕt，ｃoｕｔ:ｏuｔstd_logic＿ｖeｃtoｒ(6ｄowｎto0)；p:outｓtd_lｏgic)；endcomｐoｎｅnt；coｍponｅntlowｅr_ｒoｗisｐｏrt(sｉn，ｃｉｎ：inｓtd＿ｌogic_ｖeｃtor(６doｗnｔo0）；p:outstd＿ｌogiｃ_ｖectoｒ(７dowｎto0));eｎdcomponent;ｅｎdmy＿coｍpoｎentｓ;乘法器:lｉｂｒａryｉeｅe(cuò);ｕseieeｅ.ｓtｄ_ｌoｇic＿1１６4.all;usewoｒk.my_ｃompoｎents．ａｌｌ;enｔitｙｍｕｌtiplｉerisｐｏrt(a,ｂ:inｓtｄ_logic_veｃtor(７doｗnto0);pｒod:oｕtｓｔd_ｌｏgｉc_vectｏr(１5dowｎto０）);endmultipｌiｅr;arcｈitｅｃtuｒebｅｈａvoｆmulｔiplｉerｉｓtypｅｍatrixiｓarｒay（0tｏ7)ofsｔd＿logic_ｖector（6downtｏ0)；sigｎals,c:mａt(yī)riｘ;beginu1：ｃomｐonenttoｐ_roｗｐorｔmａp(a(0),b,s(0),c（0),pｒoｄ(0));u2：cｏmponentmid_rｏwｐｏrtmap(a（１),b,s（０),c(0),ｓ(1),c(１),prod(１）);ｕ3:coｍponeｎtmｉd＿rｏwpoｒｔmaｐ(a(2),b,s(1),c(1),s(2),c(２),ｐroｄ（2));u4：cｏｍpｏnｅnｔmｉd_rowportmap（ａ(3），b,s(2）,c（2),s(3),c(3),prod（３)）;u5:cｏmponentmｉd_ｒowｐｏrｔmap(a(４),b,ｓ（３）,ｃ(3),s(4）,c(4)，prod(4));u6:ｃomponentｍid_ｒｏwpｏrtmaｐ(ａ(5),ｂ，s（4),c（4），s（５),c（5),prｏd(５))；ｕ7:componentmｉd_rｏｗportｍap(a(６）,b,s（5),c(5),ｓ（6),c(6）,pｒoｄ(6))；ｕ8：coｍｐonentｍid_ｒowporｔmap(ａ(7),b,s(6)，c(6),s(７),c(７),prod(7）);u９：componentloｗer_rowｐｏrtmap（s(７）,c（7),prod(１5doｗｎto８))；ｅndbeｈａｖ;4位加法器:libｒaryｉeｅe(cuò);ｕsｅieee.std_logｉｃ_１１64.aｌｌ；entityａddｅr4isｐort(ａ,b:ｉnstd_lｏgiｃ_vectoｒ（3dｏwnto0）;ciｎ:instｄ_ｌogiｃ；s:ｏutｓtd_logｉc_vectｏr（3dｏｗnto０)；cｏｕｔ:oｕtstｄ_lｏｇｉｃ)；ｅnｄadder４;ａrchiｔeｃturebehaｖofaｄder4issignａｌc:std_loｇic_vectoｒ(4dｏwｎｔｏ０);signalp:std_loｇｉｃ＿vecｔoｒ(3dowｎto０);ｓignaｌg:ｓtd＿logiｃ_vectｏr(3downｔo0);ｂeｇｉnG1：fｏｒiｉn0tｏ3genｅrａt(yī)ｅｐ(i)<=a(i)xoｒｂ(i）；g（i)<=a(i)ａndb(ｉ）;ｓ(ｉ)＜=p（i)xoｒc（ｉ）;endｇｅneｒａt(yī)e;c(0)＜＝ｃin；c（1)＜=(cinandｐ(0）)oｒg（0)；c（２)<＝（cinaｎdp(０)andP（１))or(g(０)anｄp(1))org(1);ｃ(３）<=(cinａnｄp(0）anｄＰ（1)andＰ(２))or(g(０)andp(1)aｎdP（２))or(g(１)andP(２)）org(2);c(４)<＝（cinanｄp(0）andP(1)ａndP(2)andP(3))or(g(0)andp（1)andP(2)aｎdP(3))oｒ(g(1)aｎdＰ(2)aｎdP(3))oｒ(ｇ（2)andP（３))oｒg（3);couｔ＜=c(４);ｅndbeｈav；8位加法器：liｂrａｒｙieee;uｓeieee.stｄ_ｌoｇiｃ_１１６4．a(chǎn)ｌl;entityａdｄｅrｉｓporｔ(ａ,b:insｔd_loｇic_ｖeｃｔｏr(7ｄownｔo0);ｓ:ｏutｓｔd_lｏｇic＿vector(7dowｎｔo０);cin:ｉnstｄ_logic;ｃoｕt：outｓtｄ_logｉｃ)；ｅnｄａｄｄer;architeｃturebehavofadｄeｒisｃomｐonentaddｅr４isport(a,ｂ:ｉｎｓtd＿lｏgic_ｖeｃtｏｒ（3downto0）；s:ouｔｓtd_ｌogｉｃ_vecｔｏr（3ｄｏｗnto0)；ｃin:inｓtd＿logic；ｃout:ｏutstd_logiｃ）;ｅｎｄcompｏnenｔ;ｓiｇｎalm1,m2,m３:std＿logic；beｇinｕ１：adder4portmaｐ(ａ(3ｄｏwｎtｏ0),b(３dｏｗnto0),s(3downtｏ０),cin,m1）;u２：addｅr4ｐoｒtｍap（a(7ｄoｗnto4),b(7doｗnto4)，s(7ｄowntｏ4),m1,cout);enｄbｅhav;選擇運(yùn)算器用到的元件聲明：ｌibｒaryieee;useｉeee.std＿logic＿１1６4.alｌ；packageｍｙ_compoｎents＿１isｃomｐonentmｕlｔiｐliｅrisport(ａ,b:insｔd_logic＿vectｏr（7doｗntｏ0）；prｏｄ：oｕtstd_loｇiｃ_vectoｒ(15ｄowｎto0)）;eｎdcｏmpｏｎeｎt;coｍponeｎｔaddｅrispｏrｔ(a,b:insｔｄ_ｌogic_ｖector(7doｗnto０）；ｓ:outstd_logｉc_vector(7ｄoｗｎtｏ0);cin:insｔd_lｏgic;cout：oｕtstd_logic）;enｄcｏmｐoｎent;ｅｎdmy_componenｔｓ_1;選擇運(yùn)算器：libraryｉeee;ｕsｅiｅe(cuò)e.stｄ_logic＿1１64.all；usewoｒk.mｙ＿ｃｏmponｅnｔs_1.aｌl;ｅntityｏpｅraｔiｏnispoｒt(ａ,ｂ：ｉnstｄ＿log