有限狀態(tài)機(jī)初步 2014

VHDL有限狀態(tài)機(jī)FSM初步1狀態(tài)機(jī)概念：是一類十分重要的時(shí)序電路許多數(shù)字電路的核心部件結(jié)構(gòu)：組合邏輯部分（狀態(tài)譯碼器和輸出譯碼器）時(shí)序邏輯部分（寄存器）2狀態(tài)機(jī)是純硬件數(shù)字系統(tǒng)中的順序控制電路，其運(yùn)行方式上類似于控制靈活和方便的CPU，而在運(yùn)行速度和工作可靠性方面都優(yōu)于CPU。狀態(tài)機(jī)結(jié)構(gòu)模式相對(duì)簡(jiǎn)單，設(shè)計(jì)方案相對(duì)固定。狀態(tài)機(jī)的VHDL表述豐富多樣，程序?qū)哟畏置鳎Y(jié)構(gòu)清晰，易讀易懂；在排錯(cuò)、修改和模塊移植方面也有其獨(dú)到之點(diǎn)。在高速運(yùn)算和控制方面，狀態(tài)機(jī)具有巨大的優(yōu)勢(shì)。在VHDL中,一個(gè)狀態(tài)機(jī)可以有多個(gè)進(jìn)程構(gòu)成,一個(gè)結(jié)構(gòu)體中可以包含多個(gè)狀態(tài)機(jī),而一個(gè)單獨(dú)的狀態(tài)機(jī)(或多個(gè)并行運(yùn)行的狀態(tài)機(jī))以順序方式所能完成的運(yùn)算和控制方面的工作與一個(gè)CPU的功能類似。因此，一個(gè)設(shè)計(jì)實(shí)體的功能便類似于一個(gè)含有并行運(yùn)行的多CPU的高性能微處理器的功能。就運(yùn)行速度而言:

狀態(tài)機(jī)的狀態(tài)變換周期只有一個(gè)時(shí)鐘周期，而在每一個(gè)狀態(tài)中，狀態(tài)機(jī)可以完成許多并行的運(yùn)算和控制操作，所以，一個(gè)完整的控制程序，即使用多個(gè)并行狀態(tài)機(jī)構(gòu)成，其狀態(tài)數(shù)也是十分有限的。一般由狀態(tài)機(jī)構(gòu)成的硬件系統(tǒng)比CPU所能完成同樣功能的軟件系統(tǒng)的工作速度要高出三到五個(gè)數(shù)量級(jí)。

就可靠性而言:

由于CPU本身的結(jié)構(gòu)特點(diǎn)與執(zhí)行軟件指令的工作方式?jīng)Q定了CPU不能獲得圓滿的容錯(cuò)保障，這已是不爭(zhēng)的事實(shí)。而狀態(tài)機(jī)系統(tǒng)不同，首先由于它是純硬件電路構(gòu)成，不存在CPU運(yùn)行軟件過(guò)程中許多固有的缺陷；其次是由于狀態(tài)機(jī)設(shè)計(jì)中能使用各種完整的容錯(cuò)技術(shù)；第三是狀態(tài)機(jī)從非法狀態(tài)跳出進(jìn)入正常狀態(tài)的耗時(shí)十分短暫，通常只有2、3個(gè)時(shí)鐘周期，約幾十個(gè)ns，不足于對(duì)系統(tǒng)運(yùn)行構(gòu)成損壞，而CPU則是通過(guò)復(fù)位方式從非法運(yùn)行方式中恢復(fù)過(guò)來(lái)，耗時(shí)達(dá)幾十ms，這對(duì)于高速高可靠系統(tǒng)顯然是無(wú)法容忍的。為什么要使用狀態(tài)機(jī)？3狀態(tài)機(jī)的結(jié)構(gòu)狀態(tài)譯碼器狀態(tài)寄存器(當(dāng)前狀態(tài))輸出譯碼器輸入信號(hào)輸出狀態(tài)輸出4狀態(tài)機(jī)-各部分的功能狀態(tài)譯碼器確定狀態(tài)機(jī)的下一個(gè)狀態(tài)輸出譯碼器確定狀態(tài)機(jī)輸出狀態(tài)寄存器存儲(chǔ)狀態(tài)機(jī)的內(nèi)部狀態(tài)5狀態(tài)機(jī)的基本操作狀態(tài)的轉(zhuǎn)換：下一個(gè)狀態(tài)由譯碼器根據(jù)當(dāng)前狀態(tài)和輸入條件決定。輸出信號(hào)的產(chǎn)生：輸出信號(hào)由譯碼器根據(jù)當(dāng)前狀態(tài)和輸入條件決定。6狀態(tài)機(jī)的時(shí)序種類同步時(shí)序狀態(tài)機(jī)：由時(shí)鐘信號(hào)觸發(fā)狀態(tài)的轉(zhuǎn)換和信號(hào)的輸出異步時(shí)序狀態(tài)機(jī)：狀態(tài)的轉(zhuǎn)移和輸出不與時(shí)鐘信號(hào)同步注意：可綜合的狀態(tài)機(jī)設(shè)計(jì)要求使用同步狀態(tài)機(jī)！7狀態(tài)機(jī)的基本組成主控時(shí)序進(jìn)程主控組合進(jìn)程狀態(tài)說(shuō)明部分8●主控時(shí)序進(jìn)程：

所謂主控時(shí)序進(jìn)程是指負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)

和在時(shí)鐘驅(qū)動(dòng)下負(fù)責(zé)狀態(tài)轉(zhuǎn)換的進(jìn)程。

主控時(shí)序進(jìn)程

實(shí)際上是一個(gè)對(duì)工作時(shí)鐘信號(hào)敏感的進(jìn)程，可看作狀態(tài)機(jī)的“驅(qū)動(dòng)泵”，而時(shí)鐘

clk

相當(dāng)于這個(gè)

“驅(qū)動(dòng)泵”中的驅(qū)動(dòng)功率電源。resetPROCESSREGPROCESSCOMcurrent_statenext_stateclkS_inputS_outputFSM:一般狀態(tài)機(jī)結(jié)構(gòu)框圖工作示意圖主控時(shí)序進(jìn)程主控組合進(jìn)程9主控組合進(jìn)程通過(guò)信號(hào)current_state

中的狀態(tài)值，進(jìn)入相應(yīng)的狀態(tài)，并在此狀態(tài)中根據(jù)外部輸入的信號(hào)如

S_input

（指令），向外發(fā)出控制信號(hào)如S_output

，同時(shí)確定下一狀態(tài)的取向，即向next_state中賦入相應(yīng)的狀態(tài)值。此狀態(tài)值通過(guò)next_state傳給主控時(shí)序進(jìn)程，直至下一個(gè)時(shí)鐘脈沖到來(lái)再進(jìn)入再一次的狀態(tài)轉(zhuǎn)換周期。因此，主控組合進(jìn)程也稱狀態(tài)譯碼進(jìn)程

?！裰骺亟M合進(jìn)程：

主控組合進(jìn)程的任務(wù)

是根據(jù)外部輸入的控制信號(hào)（包括來(lái)自狀態(tài)機(jī)外部的信號(hào)和來(lái)自狀態(tài)機(jī)內(nèi)部其它非主控的組合和時(shí)序進(jìn)程的信號(hào)），及當(dāng)前狀態(tài)的狀態(tài)值確定下一個(gè)狀態(tài)的取向，即next_state

的取值內(nèi)容，并確定對(duì)外輸出或?qū)?nèi)其它組合和時(shí)序進(jìn)程輸出控制信號(hào)的內(nèi)容。具體過(guò)程是：resetPROCESSREGPROCESSCOMcurrent_statenext_stateclkS_inputS_outputFSM:一般狀態(tài)機(jī)結(jié)構(gòu)框圖工作示意圖10狀態(tài)機(jī)的類型狀態(tài)一狀態(tài)二狀態(tài)二摩爾型moore狀態(tài)機(jī)米勒型mealy狀態(tài)機(jī)狀態(tài)一輸入11狀態(tài)表流程圖狀態(tài)圖狀態(tài)機(jī)的表達(dá)方式12狀態(tài)表13狀態(tài)圖14狀態(tài)圖狀態(tài)機(jī)的本質(zhì)是對(duì)具有邏輯順序或時(shí)序規(guī)律事件的一種描述方法。1516狀態(tài)類型定義語(yǔ)句TYPE用戶自定義數(shù)據(jù)類型:數(shù)據(jù)類型名：由設(shè)計(jì)者自定；數(shù)據(jù)類型定義：數(shù)組型數(shù)據(jù)類型或枚舉型數(shù)據(jù)類型TYPE數(shù)據(jù)類型名IS數(shù)據(jù)類型定義；TYPE數(shù)據(jù)類型名IS數(shù)據(jù)類型定義OF基本數(shù)據(jù)類型；17狀態(tài)類型定義語(yǔ)句TYPETYPEst1ISARRAY(0TO15)OFSTD_LOGIC；

TYPEweekIS(sun，mon，tue，wed，

thu，fri，sat)；例如：ARCHITECTUREbhvOFcnt4ISTYPEm_stateIS(st0，st1，st2，st3，st4，st5)；SIGNALpresent_state，next_state

：m_state；BEGIN18狀態(tài)機(jī)的說(shuō)明部分使用TYPE

語(yǔ)句定義一個(gè)新的數(shù)據(jù)類型，一般為枚舉型，其元素都用狀態(tài)機(jī)的狀態(tài)名來(lái)定義。說(shuō)明部分一般放在ARCHITECTURE

和BEGIN之間。例如：ARCHITECTURE···IS

TYPEstatesIS(S0,S1,S2,S3)；

SIGNALcurrent_state,next_state

:states；

BEGIN···19交通燈控制器，設(shè)計(jì)要求：紅燈45秒，黃燈5秒，綠燈40秒A和B路，每路都有紅、黃、綠燈A路和B路燈的狀態(tài)是：（1）A紅，B綠（持續(xù)時(shí)間40秒）（2）A紅，B黃（持續(xù)時(shí)間5秒）（3）A綠，B紅（持續(xù)時(shí)間40秒）（4）A黃，B紅（持續(xù)時(shí)間5秒）設(shè)計(jì)1:交通燈控制器20libraryieee;useieee.std_logic_1164.all;entitytrafficisport(clk:instd_logic;z:outstd_logic_vector(5downto0));--ra,ya,ga,gb,yb,rbendtraffic;architectureoneoftrafficistypestate_typeis(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,10,s11,s12,s13,s14,s15,s16,s17,s18,s19,s20,s21,s22,s23,s24,s25,s26,s27,s28,s29,s30,s31,s32,s33,s34,s35,s36,s37,s38,s39,s40,s41,s42,s43,s44,s45,s46,s47,s48,s49,s50,s51,s52,s53,s54,s55,s56,s57,s58,s59,s60,s61,s62,s63,s64,s65,s66,s67,s68,s69,s70,s71,s72,s73,s74,s75,s76,s77,s78,s79,s80,s81,s82,s83,s84,s85,s86,s87,s88,s89）;signalstate:state_type;begin

process(clk)begin21ifclk'eventandclk='1'thencasestateiswhens0=>state<=s1;whens1=>state<=s2;whens2=>state<=s3;whens3=>state<=s4;whens4=>state<=s5;whens5=>state<=s6;whens6=>state<=s7;whens7=>state<=s8;whens8=>state<=s9;whens9=>state<=s10;whens10=>state<=s11;whens11=>state<=s12;whens12=>state<=s13;whens13=>state<=s14;whens14=>state<=s15;whens15=>state<=s16;whens16=>state<=s17;whens17=>state<=s18;whens18=>state<=s19;whens19=>state<=s20;whens20=>state<=s21;whens21=>state<=s22;whens22=>state<=s23;whens23=>state<=s24;whens24=>state<=s25;whens25=>state<=s26;whens26=>state<=s27;whens27=>state<=s28;whens28=>state<=s29;whens29=>state<=s30;whens30=>state<=s31;whens31=>state<=s32;whens32=>state<=s33;whens33=>state<=s34;whens34=>state<=s35;whens35=>state<=s36;whens36=>state<=s37;whens37=>state<=s38;whens38=>state<=s39;whens39=>state<=s40;whens40=>state<=s41;whens41=>state<=s42;whens42=>state<=s43;whens43=>state<=s44;whens44=>state<=s45;whens45=>state<=s46;whens46=>state<=s47;whens47=>state<=s48;whens48=>state<=s49;whens49=>state<=s50;whens50=>state<=s51;whens51=>state<=s52;whens52=>state<=s53;whens53=>state<=s54;whens54=>state<=s55;whens55=>state<=s56;whens56=>state<=s57;whens57=>state<=s58;whens58=>state<=s59;whens59=>state<=s60;whens60=>state<=s61;whens61=>state<=s62;whens62=>state<=s63;whens63=>state<=s64;whens64=>state<=s65;whens65=>state<=s66;whens66=>state<=s67;whens67=>state<=s68;whens68=>state<=s69;whens69=>state<=s70;whens70=>state<=s71;whens71=>state<=s72;whens72=>state<=s73;whens73=>state<=s74;whens74=>state<=s75;whens75=>state<=s76;whens76=>state<=s77;whens77=>state<=s78;whens78=>state<=s79;whens79=>state<=s80;whens80=>state<=s81;whens81=>state<=s82;whens82=>state<=s83;whens83=>state<=s84;whens84=>state<=s85;whens85=>state<=s86;whens86=>state<=s87;whens87=>state<=s88;whens88=>state<=s89;whens89=>state<=s0;whenothers=>state<=s0;endcase; endif;endprocess;22process(state)begincasestateiswhens0=>z<="100100";

……中間省略

whens39=>z<="100100"; whens40=>z<="100010"; whens41=>z<="100010"; whens42=>z<="100010"; whens43=>z<="100010"; whens44=>z<="100010"; whens45=>z<="001001";……中間省略

whens84=>z<="001001"; whens85=>z<="010001"; whens86=>z<="010001"; whens87=>z<="010001"; whens88=>z<="010001"; whens89=>z<="010001";whenothers=>z<="000000"; endcase;endprocess;endone;這40行輸出對(duì)應(yīng)A紅B綠這5行輸出對(duì)應(yīng)A紅B黃這40行輸出對(duì)應(yīng)A綠B紅這5行輸出對(duì)應(yīng)A紅B黃23PROCESS(Clockin)BEGINIFRISING_EDGE(Clockin)THEN IFCounter=48000000-1THEN counter<=0; Temp1<=NotTemp1; ELSE Counter<=Counter+1; ENDIF;ENDIF;IFfalling_edge(clockin)THEN IFCounter=48000000/2THEN Temp2<=NOTTemp2; ENDIF;ENDIF;

Clk<=Temp1XORTemp2;ENDPROCESS;分

頻

器

1Hz24Architecture

oneoftrafficis

……

SIGNALCounter:IntegerRANGE0TO48000000-1;SIGNALTemp1,Temp2,clk:STD_LOGIC;BeginPROCESS(clockin)……

PROCESS(clk)…… PROCESS(state)

…… 25設(shè)計(jì)2：8路彩燈控制器設(shè)計(jì)要求:先從左到右逐個(gè)點(diǎn)亮；然后全部燈滅一下；最后重新執(zhí)行（Ⅰ）、（Ⅱ）。268路彩燈控制器狀態(tài)圖S0/10000000S1/11000000S2/11100000S3/11110000S8/00000000S7/11111111S6/111111110S5/111111100S4/1111100027process(clk)ifclk'eventandclk='1'thencasestate

iswhens0=>state<=s1;whens1=>state<=s2;whens2=>state<=s3;whens3=>state<=s4;whens4=>state<=s5;whens5=>state<=s6;whens6=>state<=s7;whens7=>state<=s8;whens8=>state<=s0;whenothers=>state<=s0;endcase;endif;endprocess;process(state)begincasestateiswhens0=>z<="00000001";whens1=>z<="00000011";whens2=>z<="00000111";whens3=>z<="00001111";whens4=>z<="00011111";whens5=>z<="00111111";whens6=>z<="01111111";whens7=>z<="11111111";whens8=>z<="00000000";endcase;endprocess;28思考題試給8路彩燈控制器增加如下顯示花樣：（1）從左到右逐個(gè)亮，從右到左逐個(gè)滅；（2）從兩邊往中間逐個(gè)亮，從中間往兩頭逐個(gè)滅；（3）亮與滅重復(fù)3次；（4）重復(fù)（1）（2）（3）。29process(clk)variablea:std_logic_vector(3downto0);begindig<="11111110";ifclk'eventandclk='1'then ifa<=9thena:=a+1; else a:="0000"; endif;endif; caseais when"0000"=>led7s<="11000000"; when"0001"=>led7s<="11111001"; when"0010"=>led7s<="10100100"; when"0011"=>led7s<="10110000"; when"0100"=>led7s<="10011001"; when"0101"=>led7s<="10010010"; when"0110"=>led7s<="10000010"; when"0111"=>led7s<="11111000"; when"1000"=>led7s<="10000000"; whenothers=>led7s<="10010000";endcase;endprocess;30三進(jìn)制計(jì)數(shù)器的狀態(tài)圖S2S0S1∏∏∏

/1∏/0∏∏/0輸入/輸出31四進(jìn)制計(jì)數(shù)器的狀態(tài)圖？S3S1S2S4S0∏/0∏∏/0∏∏∏/0∏∏∏∏/1∏/032序列檢測(cè)器序列檢測(cè)器就是將一個(gè)指定序列從數(shù)字碼流中識(shí)別出來(lái)。種類：有記憶功能的無(wú)記憶功能的33序列檢測(cè)器（111）的狀態(tài)圖S2S0S1輸入/輸出S3無(wú)記憶功能x/01/011/0111/134序列檢測(cè)器（111）的狀態(tài)圖S2S0S1輸入/輸出S3有記憶功能x/01/011/0111/135序列檢測(cè)器（10010）的狀態(tài)圖S2S0S1輸入/輸出S3有記憶功能S4S536序列檢測(cè)器（1110010）S0S1S7S2S3S6S5S41110010/10輸入/輸出37Moore型狀態(tài)機(jī)-模4計(jì)數(shù)器LIBRARAYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcnt4IS PORT(clk:INBIT;

Q:OUTSTD_LOGIC_VECTOR(1DOWNTO0));ENDcnt4;ARCHITECTUREbhvOFcnt4IS TYPEstateIS(s0，s1，s2，s3);--定義狀態(tài)種類 SIGNALcurrent_state,next_state:state;38Moore型狀態(tài)機(jī)-模4計(jì)數(shù)器BEGIN

reg:PROCESS（clk）--主控時(shí)序進(jìn)程 BEGIN IFclk’eventANDclk=‘1’THEN current_state<=next_state; ENDIF; ENDPROCESS;39Moore型狀態(tài)機(jī)-模4計(jì)數(shù)器com:PROCESS（current_state）--主控組合進(jìn)程 BEGIN CASEcurrent_stateIS WHENs0=>q<=“00”;next_state<=s1; WHENs1=>q<=“01”;next_state<=s2; WHENs2=>q<=“10”;next_state<=s3; WHENs3=>q<=“11”;next_state<=s0; ENDCASE; ENDPROCESS;ENDARCHITECTUREbhv;40Mealy型有限狀態(tài)機(jī)Mealy型機(jī)的組合進(jìn)程中的輸出信號(hào)是當(dāng)前狀態(tài)和當(dāng)前輸入的函數(shù)。與Moore型狀態(tài)機(jī)相比，Mealy機(jī)的輸出變化要領(lǐng)先一個(gè)周期，即一旦輸入信號(hào)或狀態(tài)發(fā)生變化，輸出信號(hào)即刻發(fā)生變化。41Mealy型狀態(tài)機(jī)ENTITYdemo2IS PORT(clk，input，reset:INSTD_LOGIC; Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDdemo2;ARCHITECTUREbhvOFdemo2IS TYPEstateIS(s0，s1，s2，s3); SIGNALcurrent_state,next_state:state;BEGIN42Mealy型狀態(tài)機(jī)reg:PROCESS（clk） BEGIN IFreset=‘1’THENcurrent_state<=s0； ELSIFclk’eventANDclk=‘1’THEN current_state<=next_state； ENDIF； ENDPROCESS；43com:PROCESS（input，current_state） BEGIN CASEcurrent_stateIS WHENs0=>Q<=“0000”； IFinput=‘1’THENnext_state<=s1; ELSEnext_state<=s0； ENDIF； WHENs1=>Q<=“1001”； IFinput=‘0’THENnext_state<=s2; ELSEnext_state<=s1； ENDIF；44WHENs2=>Q<=“1100”； IFinput=‘1’THENnext_state<=s3； ELSEnext_state<=s2； ENDIF;WHENs3=>Q<=“1111”； IFinput=‘0’THENnext_state<=s0;ELSEnext_state<=s3； ENDIF；ENDCASE； ENDPROCESS；ENDbhv；45Mealy型狀態(tài)機(jī)46序列檢測(cè)器的設(shè)計(jì)ENTITYtestIS PORT（clk，x:INSTD_LOGIC；

y:OUTSTD_LOGIC）；ENDtest；ARCHITECTUREbhvOFtestIS TYPEstateIS(s0，s1，s2，s3)； SIGNALcurrent_state,next_state:state；47BEGIN

reg：PROCESS（clk） BEGIN IFclk’eventANDclk=‘1’THEN current_state<=next_state； ENDIF； ENDPROCESS；

com：PROCESS（x，current_state） BEGIN CASEcurrent_stateIS WHENs0=> IFx=‘0’THENnext_state<=s0；y<=‘0’; ELSEnext_state<=s1；y<=‘0’; ENDIF；48WHENs1=> IFx=‘0’THENnext_state<=s0；y<=‘0’ ELSEnext_state<=s2；y<=‘0’; ENDIF；WHENs2=> IFx=‘0’THENnext_state<=s3；y<=‘1’; ELSEnext_state<=s2；y<=‘0’; ENDIF；WHENs3=> IFx=‘0’THENnext_state<=s0；y<=‘0’; ELSEnext_state<=s1；y<=‘0’; ENDIF；ENDCASE; ENDPROCESS;ENDbhv;49序列檢測(cè)器的設(shè)計(jì)50com：PROCESS（x，current_state） CASEcurrent_stateIS WHEN