數(shù)字電子技術(shù)復(fù)習(xí)課

數(shù)字電子技術(shù)總復(fù)習(xí)主要講授內(nèi)容緒論邏輯函數(shù)及其簡化組合邏輯電路集成觸發(fā)器、時(shí)序邏輯電路半導(dǎo)體存儲(chǔ)器可編程邏輯器件模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器?；疽笳莆粘Ｓ脭?shù)制與編碼，熟練掌握邏輯代數(shù)基本定理和運(yùn)算規(guī)則，能熟練運(yùn)用公式法和卡諾圖法化簡邏輯函數(shù)。熟練掌握邏輯門和觸發(fā)器的邏輯功能，熟練掌握組合邏輯電路、時(shí)序邏輯電路的基本分析方法和設(shè)計(jì)方法。掌握常見中、大規(guī)模集成器件的功能及應(yīng)用。了解A/D轉(zhuǎn)換器和D/A轉(zhuǎn)換器的轉(zhuǎn)換原理，掌握常見A/D轉(zhuǎn)換器和D/A轉(zhuǎn)換器的特點(diǎn)及應(yīng)用。

第1章緒論一、基本概念和知識(shí)點(diǎn)：1.數(shù)字信號(hào)與模似信號(hào)、模擬電路與數(shù)字電路；

2.數(shù)制和碼制、二—十進(jìn)制代碼；

3.算術(shù)運(yùn)算與邏輯運(yùn)算。

二、重點(diǎn)：

1.二進(jìn)制與十進(jìn)制之間的轉(zhuǎn)換

2.二—十進(jìn)制代碼（BCD碼）與二進(jìn)制碼，有權(quán)BCD碼與無權(quán)BCD碼的概念；

3.算術(shù)運(yùn)算與邏輯運(yùn)算的區(qū)別。問題：數(shù)字信號(hào)與模擬信號(hào)的區(qū)別？將二進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)的方法？（按權(quán)展開法）將十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)的方法？整數(shù)部分：除2取余法；小數(shù)部分：乘2取整法。二—十進(jìn)制代碼（BCD碼）與二進(jìn)制碼的區(qū)別？算術(shù)運(yùn)算與邏輯運(yùn)算的區(qū)別？第2章邏輯函數(shù)及其簡化一、主要內(nèi)容：基本邏輯及基本邏輯運(yùn)算；真值表及邏輯函數(shù)；三個(gè)規(guī)則、常用公式；邏輯函數(shù)的標(biāo)準(zhǔn)形式；邏輯函數(shù)的公式化簡法和卡諾圖化簡法。

二、重點(diǎn)知識(shí)結(jié)構(gòu)：三、綜合練習(xí)題例1、概念題：1、如果兩個(gè)邏輯函數(shù)真值表相等，就一定有相同形式的邏輯表達(dá)式。2、數(shù)字電路中最基本的邏輯運(yùn)算有哪幾種？3、邏輯函數(shù)的標(biāo)準(zhǔn)形式分為哪兩種？4、若變量ABCDE取值為00111的值為1，則此最小項(xiàng)是？最大項(xiàng)是？5、當(dāng)兩個(gè)輸入變量的取值相同時(shí)，輸出為0，否則輸出為1，這種邏輯關(guān)系是？三、綜合練習(xí)題例2（習(xí)題2-3）:直接寫出下列各函數(shù)的反函數(shù)表達(dá)式及對偶函數(shù)表達(dá)式：

三、綜合練習(xí)題（續(xù)）例3（習(xí)題2-4）.用公式證明下列各等式:

左式：

三、綜合練習(xí)題（續(xù)）例4：化簡下列邏輯函數(shù)：

=？

=？例5：

有3個(gè)溫度探測器，當(dāng)探測的溫度超過60oC時(shí)，輸出信號(hào)為1，如果探測的溫度低于60oC時(shí)，輸出信號(hào)為0，當(dāng)有兩個(gè)或兩個(gè)以上的溫度探測器輸出信號(hào)為1時(shí)，總控制器輸出1信號(hào)，自動(dòng)控制調(diào)控設(shè)備，使溫度降低到60oC以下。試求解以下問題：1、總控制器的真值表；2、兩種標(biāo)準(zhǔn)的邏輯表達(dá)式；3、分別應(yīng)用公式法和卡諾圖法化簡與-或表達(dá)式；4、分別寫出反函數(shù)表達(dá)式和對偶函數(shù)表達(dá)式。解：相當(dāng)于三輸入表決電路。ABCF00000101001110010111011100010111積之和式：和之積式：簡化的與-或表達(dá)式：歸納：1.由實(shí)際問題作出真值表的方法：2.邏輯函數(shù)的相等：真值表相等。3.兩種標(biāo)準(zhǔn)邏輯函數(shù)表達(dá)式的寫法：4.最小項(xiàng)的概念：設(shè)有n個(gè)變量的邏輯函數(shù)，在由此n個(gè)變量組成的乘積項(xiàng)（與項(xiàng)）中，若每個(gè)變量都以原變量或反變量的形式出現(xiàn)一次，而且僅出現(xiàn)一次，則這樣的乘積項(xiàng)稱為n變量邏輯函數(shù)的最小項(xiàng)。n個(gè)變量的所有最小項(xiàng)有2n個(gè)。對于任意一個(gè)最小項(xiàng)，只有一組變量的取值可以使其值為1，其余均為05.由邏輯原函數(shù)求反函數(shù)和對偶函數(shù)的方法：6.公式法化簡邏輯函數(shù)的方法：7.卡諾圖化簡邏輯函數(shù)的方法：第4章組合邏輯電路一、主要內(nèi)容：組合邏輯電路的分析：

組合邏輯電路分析的一般步驟全加器、編碼器、譯碼器、數(shù)值比較器、數(shù)據(jù)選擇器組合邏輯電路的設(shè)計(jì)：

采用小規(guī)模集成電路的設(shè)計(jì)；采用中規(guī)模集成電路的設(shè)計(jì)。二、重點(diǎn)知識(shí)結(jié)構(gòu)圖(1)

重點(diǎn)知識(shí)結(jié)構(gòu)圖(２)—用SSIC實(shí)現(xiàn)組合邏輯電路設(shè)計(jì)

重點(diǎn)知識(shí)結(jié)構(gòu)圖(3)—用MSIC實(shí)現(xiàn)組合邏輯電路設(shè)計(jì)一、組合邏輯電路分析方法分析：根據(jù)給定的邏輯電路圖，歸納出該邏輯電路的邏輯功能。組合邏輯電路的分析通常采用代數(shù)法，一般按照以下步驟進(jìn)行：

(1)根據(jù)給定組合邏輯電路的邏輯圖，從輸入端開始，逐級推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式；

(2)由輸出函數(shù)表達(dá)式，列出它的真值表；

(3)從邏輯函數(shù)表達(dá)式或真值表，概括出給定組合邏輯電路的邏輯功能。二、全加器&&&ABCOγβα圖4-1-2

1位全加器=1=1FCI根據(jù)F及CO的表達(dá)式，列出真值表。按照組合邏輯電路的分析步驟，首先寫出各級邏輯門的輸出表達(dá)式：全加器真值表1111101011011011000101110100101010000000FCOBACI由真值表可見，若A、B為兩個(gè)輸入的1位二進(jìn)制數(shù)，CI為低位二進(jìn)制數(shù)相加的進(jìn)位輸出到本位的輸入，則F為三者之和，CO為三者相加向高位的進(jìn)位輸出。因此，該電路可完成1位二進(jìn)制數(shù)全加的功能，稱為全加器。三、譯碼器

概念：譯碼是編碼的逆過程，將輸入的每個(gè)二進(jìn)制代碼賦予的含義“翻譯”過來，并給出相應(yīng)的輸出信號(hào)。具有譯碼功能的邏輯部件稱為譯碼器。

2線-4線譯碼器根據(jù)譯碼的概念，譯碼器的輸出端子數(shù)N和輸入端子數(shù)n之間應(yīng)該滿足關(guān)系式：N≤2n。&&&&11111.Y0STY1Y2Y3A0A1譯碼器邏輯圖寫輸出表達(dá)式：STA1A0Y3Y2Y1Y01××111100011100011101010101101101112線-4線譯碼器真值表由輸出表達(dá)式列真值表。1－高電平，0－低電平，×－任意，低電平有效。由真值表可見，在選通端ST（低電平有效）為0時(shí)，對應(yīng)譯碼地址輸入端A1、A0的每一組代碼輸入，都能譯成在對應(yīng)輸出端輸出低電平0。在譯碼的過程中，任何時(shí)刻只有一個(gè)輸出端為有效電平，且其余輸出端都為相反的電平。

概念：能完成比較兩個(gè)數(shù)字的大小或是否相等的各種邏輯功能電路統(tǒng)稱為數(shù)值比較器。四、數(shù)值比較器

１位數(shù)值比較器1位數(shù)值比較器&A&&≥1&BFA＞BFA＝BFA＜B&☉根據(jù)電路寫表達(dá)式：根據(jù)表達(dá)式列寫數(shù)值比較器的真值表：真值表輸入輸出ABFA＞BFA=BFA＜B00010010011010011010

采用中規(guī)模集成器件實(shí)現(xiàn)組合邏輯函數(shù)

１．方法及依據(jù)中規(guī)模集成器件都具有某種確定的邏輯功能，可以寫出輸出和輸入關(guān)系的邏輯函數(shù)表達(dá)式。采用集成器件實(shí)現(xiàn)邏輯函數(shù)時(shí)，可以將要實(shí)現(xiàn)的邏輯函數(shù)表達(dá)式進(jìn)行變換，使之盡可能地與某種集成器件的邏輯函數(shù)表達(dá)式類似。一般來說，使用數(shù)據(jù)選擇器實(shí)現(xiàn)單輸出函數(shù)；使用譯碼器和附加邏輯門實(shí)現(xiàn)多輸出函數(shù)；對一些具有某些特點(diǎn)的邏輯函數(shù)，如輸出信號(hào)為輸入信號(hào)的相加，則采用加法器來實(shí)現(xiàn)。采用中規(guī)模集成器件設(shè)計(jì)組合邏輯電路既可省去繁瑣的設(shè)計(jì)，也可以避免設(shè)計(jì)中帶來的錯(cuò)誤，以提高電路的可靠性。２．用具有n個(gè)地址輸入端的數(shù)據(jù)選擇器實(shí)現(xiàn)n變量的邏輯函數(shù)對于數(shù)據(jù)選擇器，輸出與輸入信號(hào)之間存在如下關(guān)系：D0D2D6D4D1D3D7D50001111001A2A1A0例如8選1數(shù)據(jù)選擇器可以用卡諾圖的形式來表示，如圖所示。8選1數(shù)據(jù)選擇器卡諾圖

以上說明：只要作出邏輯函數(shù)的卡諾圖，將輸入變量加到8選1數(shù)據(jù)選擇器地址端，在數(shù)據(jù)輸入端按卡諾圖中最小項(xiàng)方格中的值相連，就可以實(shí)現(xiàn)任意３輸入變量的組合邏輯函數(shù)。例：

用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)解第一步：作卡諾圖。011111010001111001ABC圖4-2-14

例4-5卡諾圖第二步：畫接線圖。注意：將函數(shù)輸入變量A、B、C作為數(shù)據(jù)選擇器的地址時(shí)，應(yīng)當(dāng)保持變量順序與地址端高低位的對應(yīng)關(guān)系。例如變量A接地址A2端、B接地址A1端、C接地址A0端，否則輸出端得到的函數(shù)并非所要實(shí)現(xiàn)的函數(shù)。01234567G07MUXYA0ENCBAF1圖4-2-15

用8選1數(shù)據(jù)選擇器

實(shí)現(xiàn)例4-5函數(shù)A1A2ST例:使用降維圖實(shí)現(xiàn)。

用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)

F(A,B,C,D)=∑m(1,5,6,7,9,11,12,13,14)解題指導(dǎo)

8選1數(shù)據(jù)選擇器只有3個(gè)地址輸入端，而將要實(shí)現(xiàn)的是4變量的邏輯函數(shù)，所以需要將4變量卡諾圖降維變成3變量降維卡諾圖。這里選擇D為記圖變量。解第一步：將4變量卡諾圖降維變成3變量降維卡諾圖。00101111000111100001CDAB010101101110DD1D01DD0001111001ABC(a)卡諾圖(b)降維圖圖4-2-19

例4-7的降維圖01234567G07MUXYA0ENCBAF1D

注意：可以選擇不同的變量作為記圖變量，不同的選擇方案會(huì)有不同的結(jié)果。要得到最佳方案，必須對原始卡諾圖進(jìn)行仔細(xì)分析，以選擇子函數(shù)最少或最簡單的方案。第二步：畫邏輯圖，確定數(shù)據(jù)輸入端記圖變量及二值電平。.1圖4-2-20

用8選1MUX實(shí)現(xiàn)例4-7A1A2ST

４．利用譯碼器實(shí)現(xiàn)組合邏輯函數(shù)一個(gè)n變量的完全譯碼器（變量譯碼器）的輸出包含了n變量的所有最小項(xiàng)（非）。用n變量譯碼器加上輸出門，就能獲得任何形式的輸入變量不大于n的組合邏輯函數(shù)。例：用譯碼器實(shí)現(xiàn)一組多輸出邏輯函數(shù)解該組多輸出邏輯函數(shù)均為３輸入變量，因此可選用3線-8線譯碼器實(shí)現(xiàn)。如CT54S138，在使能端均為有效電平的情況下，電路完成譯碼功能，輸出與輸入變量之間的關(guān)系為：第一步：將各函數(shù)寫成最小項(xiàng)表達(dá)式，并進(jìn)行變換。若將輸入變量A、B、C分別加到譯碼器的地址輸入端A2、A1、A0，用與非門作為各函數(shù)的輸出門，即可實(shí)現(xiàn)該多輸出函數(shù)的邏輯電路。第二步：分配變量，畫邏輯圖。CBABIN/OCT&76543210124STASTBSTC1&&F3F1&F2圖4-2-24

用譯碼器實(shí)現(xiàn)例4-9函數(shù)綜合練習(xí)題例1：基本概念題：1、組合邏輯電路中是否存在輸出到輸入的回路？2、半加器和全加器有什么區(qū)別？3、全加器完成的是算術(shù)運(yùn)算還是邏輯運(yùn)算？為什么？4、能完成比較兩個(gè)數(shù)字的大小或是否相等的邏輯電路稱為什么電路？5、能在選定的一系列二進(jìn)制數(shù)碼中賦予每個(gè)二進(jìn)制數(shù)碼以某一固定含義的電路稱為什么電路？6、數(shù)據(jù)選擇器中，地址端和數(shù)據(jù)端的關(guān)系？綜合練習(xí)題例2、分析下圖所示電路的邏輯功能，寫出輸出邏輯函數(shù)表達(dá)式，作出真值表，概括其邏輯功能。表達(dá)式：F=

邏輯功能:當(dāng)電路輸入中出現(xiàn)奇數(shù)的1時(shí)，電路輸出1，否則電路輸出0。例3：用與非門實(shí)現(xiàn)邏輯函數(shù)例4：列出圖示電路的真值表，并寫出簡化的y1、y2的邏輯函數(shù)表達(dá)式。

例5：設(shè)某車間有4臺(tái)電動(dòng)機(jī)器ABCD，要求：（1）A必須開機(jī)。（2）BCD三臺(tái)至少有兩臺(tái)開機(jī)。如果不滿足上述條件，則指示燈熄滅。寫出指示燈邏輯函數(shù)表達(dá)式，畫出電路圖，可使用本課程學(xué)過的任何一種方法實(shí)現(xiàn)設(shè)計(jì)。

1、與非門實(shí)現(xiàn)；歸納：1、用SSIC實(shí)現(xiàn)：根據(jù)實(shí)際問題作出真值表，填寫卡諾圖；對“1”格化簡—兩次取反—與非門實(shí)現(xiàn)；對“0”格化簡—兩次取反—或非門實(shí)現(xiàn)；2、用MSIC實(shí)現(xiàn)：由卡諾圖作出降維圖—用8選1MUX實(shí)現(xiàn)；3、如果使用只讀存儲(chǔ)器（PROM），如何實(shí)現(xiàn)？

固定與陣列+可編程或陣列4、如果使用可遍程邏輯器件（PLD），如何實(shí)現(xiàn)？

可編程與陣列+可編程或陣列第5章集成觸發(fā)器

一、主要內(nèi)容基本觸發(fā)器、鐘控觸發(fā)器、主-從觸發(fā)器、邊沿觸發(fā)器的組成特點(diǎn)、功能特點(diǎn)及功能描述方法。二、基本概念和知識(shí)點(diǎn)基本觸發(fā)器電路組成和工作原理、功能描述鐘控R-S觸發(fā)器、鐘控D觸發(fā)器、鐘控J-K觸發(fā)器、鐘控T觸發(fā)器狀態(tài)方程。主-從觸發(fā)器邊沿觸發(fā)器功能特點(diǎn)和狀態(tài)方程一、重點(diǎn)知識(shí)結(jié)構(gòu)圖二、綜合練習(xí)題1、下面哪種觸發(fā)器存在輸入信號(hào)的約束條件？JK觸發(fā)器、RS觸發(fā)器、D觸發(fā)器、T觸發(fā)器

2、就抗干擾能力而言，電位觸發(fā)和邊沿觸發(fā)方式的觸發(fā)器那種更好？3、幾種無約束條件的邊沿觸發(fā)器的特征方程？4、如何將D觸發(fā)器聯(lián)接成計(jì)數(shù)式觸發(fā)器？5、如何將J-K觸發(fā)器聯(lián)接成計(jì)數(shù)式觸發(fā)器？6、已知D觸發(fā)器、J-K觸發(fā)器輸入波形，畫出輸出波形？7、為了得到D觸發(fā)器的邏輯功能，下圖中哪種接法是正確的？第6章時(shí)序邏輯電路

一、主要內(nèi)容時(shí)序電路的功能特點(diǎn)、電路組成特點(diǎn)和功能描述方法；時(shí)序電路的分析；時(shí)序邏輯電路設(shè)計(jì)二、基本概念和知識(shí)點(diǎn)時(shí)序電路的分析寄存器、移位寄存器同步計(jì)數(shù)器和異步計(jì)數(shù)器采用中規(guī)模集成器件實(shí)現(xiàn)任意模值計(jì)數(shù)（分頻）器三、重點(diǎn)知識(shí)結(jié)構(gòu)圖（1）—時(shí)序邏輯電路的分析時(shí)序邏輯電路分析的基本思路邏輯功能輸出方程各觸發(fā)器狀態(tài)方程狀態(tài)轉(zhuǎn)移圖狀態(tài)轉(zhuǎn)移表工作波形圖電路狀態(tài)及電路輸出各觸發(fā)器激勵(lì)方程時(shí)鐘信號(hào)異步邏輯電路三、重點(diǎn)知識(shí)結(jié)構(gòu)圖（2）基本概念1.時(shí)序電路的特點(diǎn)：功能特點(diǎn)：具有記憶功能；結(jié)構(gòu)特點(diǎn)：由組合電路和存儲(chǔ)電路兩部分組成，且具有反饋；功能描述：三組方程。2.寄存器和移位寄存器：移位寄存器的工作方式：串行輸入——串行輸出；串行輸入——并行輸出；并行輸入——串行輸出；并行輸入——并行輸出；3、計(jì)數(shù)器用途：對時(shí)鐘脈沖計(jì)數(shù)、還可以用來定時(shí)、分頻和執(zhí)行數(shù)字運(yùn)算。分類：根據(jù)計(jì)數(shù)脈沖引入的方式分為：同步和異步計(jì)數(shù)器；根據(jù)計(jì)數(shù)過程中數(shù)字的增減趨勢分為：加法、減法和可逆計(jì)數(shù)器；根據(jù)計(jì)數(shù)器計(jì)數(shù)模值（數(shù)制）不同分為：二進(jìn)制和非二進(jìn)制計(jì)數(shù)器。采用中規(guī)模器件實(shí)現(xiàn)設(shè)計(jì)應(yīng)用N進(jìn)制中規(guī)模集成器件實(shí)現(xiàn)任意模值M(M<N)計(jì)數(shù)分頻器時(shí)，主要是從N進(jìn)制計(jì)數(shù)器的狀態(tài)轉(zhuǎn)移表中跳躍(N－M)個(gè)狀態(tài)，從而得到M個(gè)狀態(tài)轉(zhuǎn)移的M計(jì)數(shù)分頻器。１．利用清除端復(fù)位法這種方法比較簡單，復(fù)位信號(hào)的產(chǎn)生電路是一種固定的結(jié)構(gòu)形式。只需將計(jì)數(shù)模值M的二進(jìn)制代碼中1的輸出連接至判別電路的輸入端，即可實(shí)現(xiàn)模值為M的計(jì)數(shù)分頻。２．利用置入控制端的置位法利用中規(guī)模集成器件的置入控制端，以置入某一固定二進(jìn)制數(shù)值的方法，從而使N進(jìn)制計(jì)數(shù)跳躍(N－M)個(gè)狀態(tài)，實(shí)現(xiàn)模值為M的計(jì)數(shù)分頻。綜合練習(xí)題例1、基本概念題：1、時(shí)序邏輯電路的輸出狀態(tài)主要由哪些因素決定？2、決定時(shí)序邏輯電路記憶功能的主要元件是什么？3、計(jì)數(shù)器可對時(shí)鐘脈沖計(jì)數(shù)，也可用來作為定時(shí)、分頻和執(zhí)行數(shù)字運(yùn)算。4、什么是時(shí)序電路中的自啟動(dòng)特性？例2：清除端復(fù)位法CTRDIV16

CT54/74161LDCTPCTT+CPQ3Q2Q1Q01CPCRD3D2D1D0&&&G1vO1G2G3QQZ圖6-3-20

例6-9邏輯圖例3：置入控制端的置位法CTRDIV16

CT54/74161LDCTPCTT+CPQ3Q2Q1Q01CPCRD3D2D1D01圖6-3-23

例6-10電路結(jié)構(gòu)84210110CO●例4、分析圖示計(jì)數(shù)器電路，說明是多少進(jìn)制計(jì)數(shù)器，列出狀態(tài)轉(zhuǎn)移表。

CTRDIV16

CT54/74161LDCTPCTT+CP1CPCRD3D2D1D08421110CO●÷6(a)模６計(jì)數(shù)Q3Q2Q1Q000000110置數(shù)011110001110置數(shù)1111

例5.分析圖示計(jì)數(shù)器電路，說明是多少進(jìn)制計(jì)數(shù)器，列出狀態(tài)轉(zhuǎn)移表。

第7章半導(dǎo)體存儲(chǔ)器一、主要內(nèi)容：半導(dǎo)體存儲(chǔ)器的特點(diǎn)、分類及主要技術(shù)指標(biāo)；順序存取存儲(chǔ)器（SAM）；隨機(jī)存取存儲(chǔ)器（RAM）；只讀存儲(chǔ)器(ROM)

。二、基本概念及知識(shí)點(diǎn)：半導(dǎo)體存儲(chǔ)器的工作原理、組成特點(diǎn)、分析方法、主要技術(shù)指標(biāo)；常用半導(dǎo)體存儲(chǔ)器芯片的應(yīng)用。

三、重點(diǎn)知識(shí)結(jié)構(gòu)圖RAM結(jié)構(gòu)

１．存儲(chǔ)矩陣將存儲(chǔ)單元按陣列形式排列，形成存儲(chǔ)矩陣。

２．地址譯碼器為了區(qū)別不同的字，將存放在同一個(gè)字的存儲(chǔ)單元編為一組，并賦予一個(gè)號(hào)碼，稱為地址。地址的選擇是借助于地址譯碼器來完成的。地址碼的位數(shù)n與可尋址數(shù)N之間的關(guān)系為：N=2n。

３．片選與讀/寫控制電路（I/O電路）

RAM主要由存儲(chǔ)矩陣、地址譯碼器和讀/寫控制電路（I/O電路）三部分組成。??????5VRAM存儲(chǔ)容量的擴(kuò)展

（1）位擴(kuò)展D15D9D8···D7D1D0···11R/WCS1A0A12···圖7-3-6

RAM的位擴(kuò)展適用于字?jǐn)?shù)夠用，但每字的位數(shù)（字長）不夠的情況。如：8K×8→8K×16I/O7I/O1I/O0VDD···OEGNDR/WA12A0CS1CS2···I/O7I/O1I/O0VDD···OEGNDR/WA12A0CS1CS2···6264Ⅰ6264ⅡR/W

（2）字?jǐn)U展適用于位數(shù)（字長）夠用，但字?jǐn)?shù)不夠的情況。如：8K×8→32K×81111Y0Y1Y2Y3????????????????????????D0D7A0A12A13A14A1A012T4139SR×410kΩ×45VD1D24.5V

鋰電池增加地址線。I/O7I/O0VDD···OEGNDR/WA12A0CS1CS2···6264ⅠI/O7I/O0VDD···OEGNDR/WA12A0CS1CS2···6264ⅡI/O7I/O0VDD···OEGNDR/WA12A0CS1CS2···6264ⅢI/O7I/O0VDD···OEGNDR/WA12A0CS1CS2···6264Ⅳ圖7-3-7

RAM的字?jǐn)U展斷電保護(hù)ROM的特點(diǎn)固定存儲(chǔ)器，可以長期保存信息，正常工作時(shí)只能讀出，不能寫入。由與陣列和或陣列組成的組合邏輯電路。

固定與陣列+可編程或陣列將與陣列地址端A0～An當(dāng)作邏輯函數(shù)的輸入變量，則可在地址譯碼器輸出端（即字線）上產(chǎn)生全部最小項(xiàng)；或陣列的輸出（位線）是將與之相連字線上的信息相或以后作為輸出的，因此在數(shù)據(jù)輸出端可獲得有關(guān)最小項(xiàng)相或的表達(dá)式。結(jié)論：ROM有幾個(gè)數(shù)據(jù)輸出端，即可獲得幾個(gè)邏輯函數(shù)的輸出。方法：列出函數(shù)的真值表，直接畫出存儲(chǔ)矩陣的陣列圖。綜合練習(xí)題1