第四章 存儲(chǔ)器

上節(jié)課內(nèi)容回顧總線(xiàn)的基本概念：各個(gè)部件共享的傳輸介質(zhì)總線(xiàn)的分類(lèi)：按傳輸方式、傳輸位數(shù)、連接部件、傳輸信息總線(xiàn)特性：機(jī)械特性、電氣特點(diǎn)、功能特性、時(shí)間特性性能指標(biāo)：總線(xiàn)寬度、總線(xiàn)帶寬、時(shí)鐘同步/異步、總線(xiàn)復(fù)用、信號(hào)線(xiàn)數(shù)、控制方式及其它上節(jié)課內(nèi)容回顧總線(xiàn)標(biāo)準(zhǔn)：ISA、EISA、VESA、PCI、AGP、USB、RS-232C總線(xiàn)結(jié)構(gòu)：?jiǎn)慰偩€(xiàn)結(jié)構(gòu)和多種線(xiàn)結(jié)構(gòu)總線(xiàn)判優(yōu)控制：集中式（鏈?zhǔn)?、定時(shí)查詢(xún)和獨(dú)立請(qǐng)求）和分布式上節(jié)課內(nèi)容復(fù)習(xí)總線(xiàn)通信控制 總線(xiàn)周期的4個(gè)階段申請(qǐng)分配階段、尋址階段、傳輸階段、結(jié)束階段 通信控制四種方式同步通信、異步通信、半同步通信、分離式通信4.2主存儲(chǔ)器第４章存儲(chǔ)器知識(shí)點(diǎn)： 介紹主存儲(chǔ)器的分類(lèi)、工作原理、組成方式以及與其它部件的聯(lián)系，還介紹了高速緩沖存儲(chǔ)器、磁表面存儲(chǔ)器等的基本組成和工作原理，使讀者真正建立起如何用不同的存儲(chǔ)器組成具有層次結(jié)構(gòu)的存儲(chǔ)系統(tǒng)的概念。重點(diǎn)： 1）存儲(chǔ)系統(tǒng)層次結(jié)構(gòu)的概念，了解Cache－主存和主存－輔存層次的作用，以及程序訪問(wèn)的局部性原理與存儲(chǔ)系統(tǒng)層次結(jié)構(gòu)關(guān)系。 2）各類(lèi)存儲(chǔ)器（主存、Cache、磁表面存儲(chǔ)器）的工作原理及技術(shù)指標(biāo)。 3）半導(dǎo)體存儲(chǔ)芯片的外特性以及與CPU的連接。第４章存儲(chǔ)器難點(diǎn)： 1）由于不同的存儲(chǔ)芯片其基本單元電路是不同的，要在本質(zhì)上理解其讀寫(xiě)原理，提高對(duì)硬件電路的“讀圖”能力和分析能力。2）在設(shè)計(jì)存儲(chǔ)芯片與CPU連接電路時(shí)，關(guān)鍵在于存儲(chǔ)芯片選片邏輯的確定，要綜合應(yīng)用電路知識(shí)，結(jié)合存儲(chǔ)芯片的外特性，合理選用芯片，準(zhǔn)確畫(huà)出存儲(chǔ)芯片與CPU的連接圖。 3）不同的Cache－主存地址映像，直接影響主存地址字段分配及替換策略和命中率。第４章存儲(chǔ)器4.1概述4.2主存儲(chǔ)器4.3高速緩沖存儲(chǔ)器4.4輔助存儲(chǔ)器4.1.1存儲(chǔ)器分類(lèi)1.按存儲(chǔ)介質(zhì)分類(lèi)(1)半導(dǎo)體存儲(chǔ)器(2)磁表面存儲(chǔ)器(3)磁芯存儲(chǔ)器(4)光盤(pán)存儲(chǔ)器易失TTL、MOS磁頭、載磁體硬磁材料、環(huán)狀元件激光、磁光材料非易失體積小，功耗小，存取時(shí)間短電源消失，信息丟失4.1概述4.1.1存儲(chǔ)器分類(lèi)(1)存取時(shí)間與物理地址無(wú)關(guān)（隨機(jī)訪問(wèn)）順序存取存儲(chǔ)器磁帶2.按存取方式分類(lèi)(2)存取時(shí)間與物理地址有關(guān)（串行訪問(wèn)）隨機(jī)存儲(chǔ)器只讀存儲(chǔ)器直接存取存儲(chǔ)器磁盤(pán)在程序的執(zhí)行過(guò)程中可讀可寫(xiě)在程序的執(zhí)行過(guò)程中只讀4.1概述4.1.1存儲(chǔ)器分類(lèi)磁盤(pán)、磁帶、光盤(pán)高速緩沖存儲(chǔ)器（Cache）FlashMemory存儲(chǔ)器主存儲(chǔ)器輔助存儲(chǔ)器MROMPROMEPROMEEPROMRAMROM靜態(tài)RAM動(dòng)態(tài)RAM3.按在計(jì)算機(jī)中的作用分類(lèi)4.1概述4.1.2存儲(chǔ)器的層次結(jié)構(gòu)高低小大快慢輔存寄存器緩存主存磁盤(pán)光盤(pán)磁帶光盤(pán)磁帶速度容量?jī)r(jià)格位／1.存儲(chǔ)器三個(gè)主要特性的關(guān)系CPUCPU主機(jī)4.1概述4.1.2存儲(chǔ)器的層次結(jié)構(gòu)緩存CPU主存輔存2.緩存主存層次和主存輔存層次緩存主存輔存主存虛擬存儲(chǔ)器10ns20ns200nsms虛地址邏輯地址實(shí)地址物理地址主存儲(chǔ)器（速度）（容量）4.1概述4.2.1

概述1.主存的基本組成存儲(chǔ)體驅(qū)動(dòng)器譯碼器MAR控制電路讀寫(xiě)電路MDR地址總線(xiàn)數(shù)據(jù)總線(xiàn)讀寫(xiě)……………存儲(chǔ)器的核心，是存儲(chǔ)單元的集合體，而存儲(chǔ)單元又是由若干個(gè)記憶單元組成的。將地址總線(xiàn)輸入的地址碼轉(zhuǎn)換成與之對(duì)應(yīng)的譯碼輸出線(xiàn)上的有效電平，以表示選中某一存儲(chǔ)單元。提供驅(qū)動(dòng)電流去驅(qū)動(dòng)相應(yīng)的讀/寫(xiě)電路，完成對(duì)被選中存儲(chǔ)單元的讀/寫(xiě)操作。完成被選中存儲(chǔ)單元中各位的讀出和寫(xiě)入操作。讀/寫(xiě)操作在控制器控制下進(jìn)行，即必須在接收到來(lái)自控制器的讀/寫(xiě)命令或?qū)懺试S信號(hào)后，才能實(shí)現(xiàn)正確的讀/寫(xiě)操作。4.2主存儲(chǔ)器4.2.1

概述2.主存和CPU的聯(lián)系MDRMARCPU主存讀數(shù)據(jù)總線(xiàn)地址總線(xiàn)寫(xiě)4.2主存儲(chǔ)器4.2.1

概述

高位字節(jié)地址為字地址

低位字節(jié)地址為字地址設(shè)地址線(xiàn)24根按字節(jié)尋址按字尋址若字長(zhǎng)為16位按字尋址若字長(zhǎng)為32位字地址字節(jié)地址11109876543210840字節(jié)地址字地址4523014203.主存中存儲(chǔ)單元地址的分配224=16M8M4M4.2主存儲(chǔ)器4.2.1

概述(2)存儲(chǔ)速度4.主存的技術(shù)指標(biāo)(1)存儲(chǔ)容量(3)存儲(chǔ)器的帶寬主存存放二進(jìn)制代碼的總位數(shù)

讀出時(shí)間寫(xiě)入時(shí)間存儲(chǔ)器的訪問(wèn)時(shí)間

存取時(shí)間存取周期讀周期寫(xiě)周期

連續(xù)兩次獨(dú)立的存儲(chǔ)器操作（讀或?qū)懀┧璧淖钚￠g隔時(shí)間

位/秒帶寬＝每個(gè)周期存儲(chǔ)位數(shù)/周期4.2主存儲(chǔ)器4.2.2半導(dǎo)體存儲(chǔ)芯片簡(jiǎn)介芯片容量1.半導(dǎo)體存儲(chǔ)芯片的基本結(jié)構(gòu)譯碼驅(qū)動(dòng)存儲(chǔ)矩陣讀寫(xiě)電路1K×4位16K×1位8K×8位片選線(xiàn)讀/寫(xiě)控制線(xiàn)地址線(xiàn)…數(shù)據(jù)線(xiàn)…地址線(xiàn)（單向）數(shù)據(jù)線(xiàn)（雙向）1041411384.2主存儲(chǔ)器4.2.2半導(dǎo)體存儲(chǔ)芯片簡(jiǎn)介1.半導(dǎo)體存儲(chǔ)芯片的基本結(jié)構(gòu)譯碼驅(qū)動(dòng)存儲(chǔ)矩陣讀寫(xiě)電路片選線(xiàn)讀/寫(xiě)控制線(xiàn)地址線(xiàn)…數(shù)據(jù)線(xiàn)…片選線(xiàn)讀/寫(xiě)控制線(xiàn)（低電平寫(xiě)高電平讀）（允許讀）CSCEWE（允許寫(xiě)）WEOE4.2主存儲(chǔ)器4.2.2半導(dǎo)體存儲(chǔ)芯片簡(jiǎn)介存儲(chǔ)芯片片選線(xiàn)的作用用16K×1位的存儲(chǔ)芯片組成64K×8位的存儲(chǔ)器

32片當(dāng)?shù)刂窞?5535時(shí)，此8片的片選有效8片16K×1位8片16K×1位8片16K×1位8片16K×1位4.2主存儲(chǔ)器4.2.2半導(dǎo)體存儲(chǔ)芯片簡(jiǎn)介0,015,015,70,7

讀/寫(xiě)控制電路

地址譯碼器

字線(xiàn)015……16×8矩陣………07D07D位線(xiàn)讀/寫(xiě)選通A3A2A1A0……2.半導(dǎo)體存儲(chǔ)芯片的譯碼驅(qū)動(dòng)方式(1)線(xiàn)選法00000,00,7…0…07…D07D讀/寫(xiě)選通

讀/寫(xiě)控制電路

結(jié)構(gòu)簡(jiǎn)單，適合小容量4.2主存儲(chǔ)器4.2.2半導(dǎo)體存儲(chǔ)芯片簡(jiǎn)介2.半導(dǎo)體存儲(chǔ)芯片的譯碼驅(qū)動(dòng)方式(2)重合法A3A2A1A0A40,310,031,031,31

Y地址譯碼器

X地址譯碼器

32×32矩陣……A9I/OA8A7A56AY0Y31X0X31D讀/寫(xiě)……00000000000,031,00,31……I/OD0,0讀4.2主存儲(chǔ)器4.2.3 隨機(jī)存取存儲(chǔ)器(RAM)

隨機(jī)存取存儲(chǔ)器按工藝分雙極型半導(dǎo)體存儲(chǔ)器和MOS半導(dǎo)體存儲(chǔ)器兩種。在MOS半導(dǎo)體存儲(chǔ)器中，根據(jù)存儲(chǔ)信息機(jī)構(gòu)的原理不同，又分為靜態(tài)MOS存儲(chǔ)器和動(dòng)態(tài)MOS存儲(chǔ)器。在構(gòu)成大容量主存時(shí)，一般選擇動(dòng)態(tài)RAM。

SRAM：利用雙穩(wěn)態(tài)觸發(fā)器來(lái)保存信息，只要不斷電，信息不會(huì)丟失，因?yàn)槠洳恍枰M(jìn)行動(dòng)態(tài)刷新，故稱(chēng)為“靜態(tài)”存儲(chǔ)器。

DRAM：利用MOS電容存儲(chǔ)電荷來(lái)保存信息，使用時(shí)需要給電容充電才能使信息保持，即要定期刷新。4.2主存儲(chǔ)器4.2.3 隨機(jī)存取存儲(chǔ)器(RAM)1.靜態(tài)RAM(SRAM)(1)靜態(tài)RAM基本電路A′觸發(fā)器非端1T4T~觸發(fā)器5TT6、行開(kāi)關(guān)7TT8、列開(kāi)關(guān)7TT8、一列共用A

觸發(fā)器原端T1~T4T5T6T7T8A′A寫(xiě)放大器寫(xiě)放大器DIN寫(xiě)選擇讀選擇DOUT讀放位線(xiàn)A位線(xiàn)A′列地址選擇行地址選擇T1~T44.2主存儲(chǔ)器4.2.3 隨機(jī)存取存儲(chǔ)器(RAM)A′T1

~T4T5T6T7T8A寫(xiě)放大器寫(xiě)放大器DIN寫(xiě)選擇讀選擇讀放位線(xiàn)A位線(xiàn)A′列地址選擇行地址選擇DOUT

①靜態(tài)RAM基本電路的讀

操作行選

T5、T6開(kāi)T7、T8開(kāi)列選讀放DOUTVAT6T8DOUT讀選擇有效4.2主存儲(chǔ)器4.2.3 隨機(jī)存取存儲(chǔ)器(RAM)T1~T4T5T6T7T8A′ADIN位線(xiàn)A位線(xiàn)A′列地址選擇行地址選擇寫(xiě)放寫(xiě)放讀放DOUT寫(xiě)選擇讀選擇

②靜態(tài)RAM基本電路的寫(xiě)

操作行選T5、T6開(kāi)兩個(gè)寫(xiě)放DIN列選T7、T8開(kāi)（左）

反相T5A′（右）

T8T6ADINDINT7寫(xiě)選擇有效T1~T44.2主存儲(chǔ)器4.2.3 隨機(jī)存取存儲(chǔ)器(RAM)(2)靜態(tài)RAM芯片舉例①I(mǎi)ntel2114外特性存儲(chǔ)容量1K×4

位I/O1I/O2I/O3I/O4A0A8A9WECSVCCGNDIntel2114…4.2主存儲(chǔ)器

②Intel2114RAM矩陣(64×

64)讀A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組0000000000

②Intel2114RAM矩陣(64×

64)讀第一組第二組第三組第四組15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000

②Intel2114RAM矩陣(64×

64)讀150311647326348…………第一組第二組第三組第四組

②Intel2114RAM矩陣(64×

64)讀15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………0…164832………15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………0…164832………第一組第二組第三組第四組

②Intel2114RAM矩陣(64×

64)讀0163248CSWE15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0…164832………第一組第二組第三組第四組

②Intel2114RAM矩陣(64×

64)讀150311647326348…………01632480000000000…………15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000…………第一組第二組第三組第四組

②Intel2114RAM矩陣(64×

64)讀150311647326348…………01632480…164832………15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000…………第一組第二組第三組第四組

②Intel2114RAM矩陣(64×

64)讀150311647326348…………0163248讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路0…164832………15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000…………第一組第二組第三組第四組

②Intel2114RAM矩陣(64×

64)讀150311647326348…………0163248讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路0…164832………I/O1I/O2I/O3I/O4A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組

③Intel2114

RAM矩陣(64×

64)寫(xiě)15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組0000000000

③Intel2114

RAM矩陣(64×

64)寫(xiě)第一組第二組第三組第四組15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000

③Intel2114

RAM矩陣(64×

64)寫(xiě)150311647326348…………第一組第二組第三組第四組

③Intel2114

RAM矩陣(64×

64)寫(xiě)15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………WECS0…164832………第一組第二組第三組第四組

③Intel2114

RAM矩陣(64×

64)寫(xiě)I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼0000000000150311647326348…………I/O1I/O2I/O3I/O40…164832………第一組第二組第三組第四組

③Intel2114

RAM矩陣(64×

64)寫(xiě)I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼0000000000150311647326348…………I/O1I/O2I/O3I/O4讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路0…164832………第一組第二組第三組第四組

③Intel2114

RAM矩陣(64×

64)寫(xiě)I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼0000000000150311647326348…………I/O1I/O2I/O3I/O4讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路0…164832………第一組第二組第三組第四組

③Intel2114

RAM矩陣(64×

64)寫(xiě)I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼WECS0000000000150311647326348…………讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路I/O1I/O2I/O3I/O40…164832………第一組第二組第三組第四組

③Intel2114

RAM矩陣(64×

64)寫(xiě)I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼WECS0000000000150311647326348…………I/O1I/O2I/O3I/O4讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路01632480…164832………ACSDOUT地址有效地址失效片選失效數(shù)據(jù)有效數(shù)據(jù)穩(wěn)定高阻(3)靜態(tài)RAM讀時(shí)序tAtCOtOHAtOTDtRC片選有效讀周期

tRC

地址有效下一次地址有效讀時(shí)間

tA

地址有效數(shù)據(jù)穩(wěn)定tCO

片選有效數(shù)據(jù)穩(wěn)定tOTD

片選失效輸出高阻tOHA

地址失效后的數(shù)據(jù)維持時(shí)間ACSWEDOUTDIN(4)靜態(tài)RAM(2114)寫(xiě)

時(shí)序tWCtWtAWtDWtDHtWR寫(xiě)周期

tWC

地址有效下一次地址有效寫(xiě)時(shí)間

tW

寫(xiě)命令WE

的有效時(shí)間tAW

地址有效片選有效的滯后時(shí)間tWR

片選失效下一次地址有效tDW

數(shù)據(jù)穩(wěn)定

WE失效tDH

WE失效后的數(shù)據(jù)維持時(shí)間4.2主存儲(chǔ)器上節(jié)課內(nèi)容復(fù)習(xí)存儲(chǔ)器分類(lèi)存儲(chǔ)介質(zhì)、存取方式、在計(jì)算機(jī)中分類(lèi)存儲(chǔ)器的層次結(jié)構(gòu)緩存－主存主存－輔存主存 存儲(chǔ)單元地址的分配、主存的技術(shù)指標(biāo)、半導(dǎo)體存儲(chǔ)芯片的基本結(jié)構(gòu)、存儲(chǔ)芯片的譯碼方式（線(xiàn)選和重合）DD預(yù)充電信號(hào)讀選擇線(xiàn)寫(xiě)數(shù)據(jù)線(xiàn)寫(xiě)選擇線(xiàn)讀數(shù)據(jù)線(xiàn)VCgT4T3T2T11(1)動(dòng)態(tài)RAM基本單元電路

2.動(dòng)態(tài)RAM(DRAM)讀出與原存信息相反讀出時(shí)數(shù)據(jù)線(xiàn)有電流為“1”數(shù)據(jù)線(xiàn)CsT字線(xiàn)DDV010110寫(xiě)入與輸入信息相同寫(xiě)入時(shí)CS充電為“1”放電為“0”T3T2T1T無(wú)電流有電流4.2主存儲(chǔ)器單元電路讀寫(xiě)控制電路列地址譯碼器………讀選擇線(xiàn)寫(xiě)選擇線(xiàn)D行地址譯碼器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線(xiàn)讀數(shù)據(jù)線(xiàn)……………0…(2)動(dòng)態(tài)RAM芯片舉例①三管動(dòng)態(tài)RAM芯片(Intel1103)讀00000000000D…00單元電路讀寫(xiě)控制電路…4.2主存儲(chǔ)器A9A8A7A6A5讀寫(xiě)控制電路列地址譯碼器………讀選擇線(xiàn)寫(xiě)選擇線(xiàn)D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線(xiàn)讀數(shù)據(jù)線(xiàn)……………0…②三管動(dòng)態(tài)RAM芯片(Intel1103)寫(xiě)11111②三管動(dòng)態(tài)RAM芯片(Intel1103)寫(xiě)A9A8A7A6A5讀寫(xiě)控制電路列地址譯碼器………讀選擇線(xiàn)寫(xiě)選擇線(xiàn)D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線(xiàn)讀數(shù)據(jù)線(xiàn)……………0…A9A8A7A6A5讀寫(xiě)控制電路列地址譯碼器………讀選擇線(xiàn)寫(xiě)選擇線(xiàn)D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線(xiàn)讀數(shù)據(jù)線(xiàn)……………0…11111…②三管動(dòng)態(tài)RAM芯片(Intel1103)寫(xiě)A9A8A7A6A5讀寫(xiě)控制電路列地址譯碼器………讀選擇線(xiàn)寫(xiě)選擇線(xiàn)D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線(xiàn)讀數(shù)據(jù)線(xiàn)……………0……0100011111②三管動(dòng)態(tài)RAM芯片(Intel1103)寫(xiě)A9A8A7A6A5讀寫(xiě)控制電路列地址譯碼器………讀選擇線(xiàn)寫(xiě)選擇線(xiàn)D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線(xiàn)讀數(shù)據(jù)線(xiàn)……………0……1111110100011②三管動(dòng)態(tài)RAM芯片(Intel1103)寫(xiě)…A9A8A7A6A5讀寫(xiě)控制電路列地址譯碼器………讀選擇線(xiàn)寫(xiě)選擇線(xiàn)D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線(xiàn)讀數(shù)據(jù)線(xiàn)……………0……D11111010001②三管動(dòng)態(tài)RAM芯片(Intel1103)寫(xiě)…A9A8A7A6A5讀寫(xiě)控制電路列地址譯碼器………讀選擇線(xiàn)寫(xiě)選擇線(xiàn)D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線(xiàn)讀數(shù)據(jù)線(xiàn)……………0……D11111010001②三管動(dòng)態(tài)RAM芯片(Intel1103)寫(xiě)讀寫(xiě)控制電路…A9A8A7A6A5讀寫(xiě)控制電路列地址譯碼器………讀選擇線(xiàn)寫(xiě)選擇線(xiàn)D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線(xiàn)讀數(shù)據(jù)線(xiàn)……………0……D11111010001②三管動(dòng)態(tài)RAM芯片(Intel1103)寫(xiě)讀寫(xiě)控制電路…A9A8A7A6A5讀寫(xiě)控制電路列地址譯碼器………讀選擇線(xiàn)寫(xiě)選擇線(xiàn)D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線(xiàn)讀數(shù)據(jù)線(xiàn)……………0……D11111010001②三管動(dòng)態(tài)RAM芯片(Intel1103)寫(xiě)讀寫(xiě)控制電路…時(shí)序與控制行時(shí)鐘列時(shí)鐘寫(xiě)時(shí)鐘

WERASCAS

A'6A'0存儲(chǔ)單元陣列基準(zhǔn)單元行譯碼列譯碼器再生放大器列譯碼器讀出放大基準(zhǔn)單元存儲(chǔ)單元陣列行譯碼

I/O緩存器數(shù)據(jù)輸出驅(qū)動(dòng)數(shù)據(jù)輸入寄存器

DINDOUT~行地址緩存器列地址緩存器③單管動(dòng)態(tài)RAM4116(16K×

1位)外特性DINDOUTA'6A'0~4.2主存儲(chǔ)器

讀放大器

讀放大器

讀放大器………………………06364127128根行線(xiàn)Cs01271128列選擇讀/寫(xiě)線(xiàn)數(shù)據(jù)輸入I/O緩沖輸出驅(qū)動(dòng)DOUTDINCs④4116(16K×1位)芯片讀

原理

讀放大器

讀放大器

讀放大器……63000I/O緩沖輸出驅(qū)動(dòng)OUTD4.2主存儲(chǔ)器

讀放大器

讀放大器

讀放大器………………………06364127128根行線(xiàn)Cs01271128列選擇讀/寫(xiě)線(xiàn)數(shù)據(jù)輸入I/O緩沖輸出驅(qū)動(dòng)DOUTDINCs…⑤4116(16K×1位)芯片寫(xiě)

原理數(shù)據(jù)輸入I/O緩沖I/O緩沖DIN讀出放大器

讀放大器6304.2主存儲(chǔ)器(3)動(dòng)態(tài)RAM時(shí)序

行、列地址分開(kāi)傳送寫(xiě)時(shí)序行地址RAS有效寫(xiě)允許WE有效(高)數(shù)據(jù)

DOUT有效數(shù)據(jù)

DIN有效讀時(shí)序行地址RAS有效寫(xiě)允許WE有效(低)列地址CAS有效列地址CAS有效4.2主存儲(chǔ)器(4)動(dòng)態(tài)RAM刷新

刷新與行地址有關(guān)①集中刷新（存取周期為0.5s

）“死時(shí)間率”為128/4000×100%=3.2%“死區(qū)”為0.5s

×128=64s

周期序號(hào)地址序號(hào)tc0123871387201tctctctc3999VW01127讀/寫(xiě)或維持刷新讀/寫(xiě)或維持3872個(gè)周期（1936s）

128個(gè)周期（64s）

刷新時(shí)間間隔（2ms）刷新序號(hào)??????tcXtcY??????以128×128矩陣為例4.2主存儲(chǔ)器tC=tM

+tR讀寫(xiě)刷新無(wú)“死區(qū)”②分散刷新（存取周期為1

s

）(存取周期為0.5s

+0.5s

)以128

×128矩陣為例W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新間隔128個(gè)存取周期…4.2主存儲(chǔ)器③分散刷新與集中刷新相結(jié)合（異步刷新）對(duì)于128×128的存儲(chǔ)芯片（存取周期為0.5s

）將刷新安排在指令譯碼階段，不會(huì)出現(xiàn)“死區(qū)”“死區(qū)”為0.5s

若每隔15.6s

刷新一行每行每隔2ms

刷新一次4.2主存儲(chǔ)器3.動(dòng)態(tài)RAM和靜態(tài)RAM的比較DRAMSRAM存儲(chǔ)原理集成度芯片引腳功耗價(jià)格速度刷新電容觸發(fā)器高低少多小大低高慢快有無(wú)主存緩存4.2主存儲(chǔ)器四、只讀存儲(chǔ)器（ROM）

1.掩模ROM(MaskedROM)行列選擇線(xiàn)交叉處有MOS管為“1”行列選擇線(xiàn)交叉處無(wú)MOS管為“0”2.PROM(ProgrammedROM一次性編程)VCC行線(xiàn)列線(xiàn)熔絲熔絲斷為“0”為“1”熔絲未斷P88圖4.2主存儲(chǔ)器3.EPROM(ErasedPROM多次性編程)

(1)N型溝道浮動(dòng)?xùn)臡OS電路G柵極S源D漏紫外線(xiàn)全部擦洗D端加正電壓形成浮動(dòng)?xùn)臩與D不導(dǎo)通為“0”D端不加正電壓不形成浮動(dòng)?xùn)臩與D導(dǎo)通為“1”SGDN+N+P基片GDS浮動(dòng)?xùn)?/p>

SiO2+++++___

4.2主存儲(chǔ)器…控制邏輯Y譯碼X譯碼數(shù)據(jù)緩沖區(qū)Y控制128×

128存儲(chǔ)矩陣……PD/ProgrCSA10A7…A6A0……DO0…DO7112…A7A1A0VSSDO2DO0DO1…27162413…VCCA8A9VPPCSA10PD/ProgrDO3DO7…(2)2716EPROM的邏輯圖和引腳PD/ProgrPD/Progr功率下降/編程輸入端

讀出時(shí)為低電平

4.EEPROM(ElectronicallyEPROM

多次編程)

電可擦寫(xiě)局部擦寫(xiě)全部擦寫(xiě)5.FlashMemory(閃速型存儲(chǔ)器)比EEPROM快EPROM價(jià)格便宜集成度高EEPROM電可擦洗重寫(xiě)具備RAM功能4.2主存儲(chǔ)器1.存儲(chǔ)器容量的擴(kuò)展

五、存儲(chǔ)器與CPU的連接

4.2主存儲(chǔ)器如系統(tǒng)需要的存儲(chǔ)容量為128K×8位，可選的芯片卻只有128K×1位或者128K×4位的芯片。這種情況下，芯片能夠滿(mǎn)足128K的要求，而位數(shù)卻不能滿(mǎn)足8位的要求。此時(shí)需要對(duì)位數(shù)進(jìn)行擴(kuò)展，即位擴(kuò)展。所謂位擴(kuò)展，就是當(dāng)單個(gè)芯片的容量能滿(mǎn)足要求，但是輸出位數(shù)不滿(mǎn)足系統(tǒng)對(duì)存儲(chǔ)器輸出位數(shù)的要求時(shí)，通過(guò)幾個(gè)芯片同時(shí)輸出的方式對(duì)存儲(chǔ)器的輸出位數(shù)進(jìn)行擴(kuò)展。(1)位擴(kuò)展（增加存儲(chǔ)字長(zhǎng)）用1K

×

4位存儲(chǔ)芯片組成1K

×

8位的存儲(chǔ)器？片1.存儲(chǔ)器容量的擴(kuò)展(1)位擴(kuò)展（增加存儲(chǔ)字長(zhǎng)）10根地址線(xiàn)8根數(shù)據(jù)線(xiàn)DD……D0479AA0???21142114CSWE2片

五、存儲(chǔ)器與CPU的連接

4.2主存儲(chǔ)器(2)字?jǐn)U展（增加存儲(chǔ)字的數(shù)量） 如系統(tǒng)需要的存儲(chǔ)容量為256K×8位，可選的芯片卻只有64K×8位或者128K×8位的芯片。這種情況下，芯片能滿(mǎn)足8位的要求，但卻不能滿(mǎn)足容量256K的要求。此時(shí)需要對(duì)字進(jìn)行擴(kuò)展，即字?jǐn)U展。 所謂字?jǐn)U展，就是當(dāng)單個(gè)芯片輸出位數(shù)滿(mǎn)足系統(tǒng)要求，而容量不滿(mǎn)足要求時(shí)，用多個(gè)芯片采用地址分段的方式對(duì)存儲(chǔ)容量進(jìn)行擴(kuò)展，參與擴(kuò)展的每個(gè)芯片的地址范圍不同。4.2主存儲(chǔ)器用1K

×

8位存儲(chǔ)芯片組成2K

×

8位的存儲(chǔ)器11根地址線(xiàn)8根數(shù)據(jù)線(xiàn)？片2片1K×8位1K×8位D7D0???????????????WEA1A0???A9CS0A10

1CS1(2)字?jǐn)U展（增加存儲(chǔ)字的數(shù)量）4.2主存儲(chǔ)器(3)字、位擴(kuò)展用1K

×

4位存儲(chǔ)芯片組成4K

×

8位的存儲(chǔ)器8根數(shù)據(jù)線(xiàn)12根地址線(xiàn)WEA8A9A0...D7D0…A11A10CS0CS1CS2CS3片選譯碼……………………1K×41K×41K×41K×41K×41K×41K×41K×4？片8片4.2主存儲(chǔ)器

2.存儲(chǔ)器與CPU的連接

(1)地址線(xiàn)的連接(2)數(shù)據(jù)線(xiàn)的連接(3)讀/寫(xiě)命令線(xiàn)的連接(4)片選線(xiàn)的連接(5)合理選擇存儲(chǔ)芯片(6)其他時(shí)序、負(fù)載4.2主存儲(chǔ)器例4.1

解:

(1)寫(xiě)出對(duì)應(yīng)的二進(jìn)制地址碼(2)確定芯片的數(shù)量及類(lèi)型0110000000000000A15A14A13A11A10…A7…

A4A3…

A0…01100111111111110110100000000000…01101011111111112K×8位1K×8位RAM2片1K×4位ROM1片2K×8位4.2主存儲(chǔ)器(3)分配地址線(xiàn)A10~A0接2K

×

8位ROM的地址線(xiàn)A9~A0接1K

×

4位RAM的地址線(xiàn)(4)確定片選信號(hào)CBA0110000000000000A15A13A11A10…A7…A4A3…

A0…01100111111111110110100000000000…01101011111111112K

×

8位1片ROM1K

×

4位2片RAM4.2主存儲(chǔ)器2K

×8位ROM

1K

×4位

RAM1K

×4位

RAM………&PD/ProgrY5Y4G1CBAG2BG2A……MREQA14A15A13A12A11A10A9A0…D7D4D3D0WR…………例4.1

CPU與存儲(chǔ)器的連接圖………4.2主存儲(chǔ)器上節(jié)課內(nèi)容回顧SRAM和DRAM的比較存儲(chǔ)器擴(kuò)展：位擴(kuò)展、字?jǐn)U展、字位擴(kuò)展存儲(chǔ)器與CPU的連接：地址線(xiàn)的連接、數(shù)據(jù)線(xiàn)的連接、讀/寫(xiě)命令線(xiàn)的連接、片選線(xiàn)的連接、合理選擇存儲(chǔ)芯片(1)寫(xiě)出對(duì)應(yīng)的二進(jìn)制地址碼例4.2:(2)確定芯片的數(shù)量及類(lèi)型(3)分配地址線(xiàn)(4)確定片選信號(hào)1片4K

×

8位

ROM2片4K

×

8位

RAMA11~A0接ROM和RAM的地址線(xiàn)4.2主存儲(chǔ)器(1)寫(xiě)出對(duì)應(yīng)的二進(jìn)制地址碼0000000000000000A15…A12A11…A8A7…A4A3…

A0…00011111111111118K×8位ROM1片8K×8位1111000000000000…1111111111111111(2)確定芯片的數(shù)量及類(lèi)型4K×8位0010000000000000…00111111111111110100000000000000…010111111111111116K×8位RAM2片8K×8位RAM1片4K×8位例4.2:4.2主存儲(chǔ)器(3)分配地址線(xiàn)A12~A0接1片8K×8位ROM和2片RAM的地址線(xiàn)A11~A0接1片4K×8位RAM的地址線(xiàn)(4)確定片選信號(hào)CBA0000000000000000…00011111111111118K×8位1111000000000000…11111111111111110010000000000000…00111111111111110100000000000000…0101111111111111A15…A12A11…A8A7…A4A3…

A016K×8位4K×8位例4.2:4.2主存儲(chǔ)器

8K

×8位ROM&G1CBAG2BG2A

8K

×8位

RAM

8K

×8位

RAM

4K

×8位

RAM……………5VY0Y1Y2Y71PD/ProgrMREQA15A14A13A12A11A0…D7D0WR……………例4.2:4.2主存儲(chǔ)器例4.3解：

(1)CPU按字節(jié)訪問(wèn)的地址范圍為1M； 按字訪問(wèn)的地址范圍為512K。A19…A16A15…A12A11…A8A7…A4A3…

A0(3)確定芯片的數(shù)量及類(lèi)型64KB(2)寫(xiě)出對(duì)應(yīng)的二進(jìn)制地址碼11111111111111111111…1111000000000000000011101111111111111111…1110000000000000000064KBROM2片32K×8位RAM2片32K×8位(4)分配地址線(xiàn)及片選邏輯4.2主存儲(chǔ)器P984.2主存儲(chǔ)器練習(xí)：設(shè)CPU共有16根地址線(xiàn)，8根數(shù)據(jù)線(xiàn)，并用IO/M作訪存控制信號(hào)，用R/W作讀寫(xiě)命令信號(hào)，現(xiàn)有下列存儲(chǔ)芯片及138譯碼器和各種門(mén)電路（自定）。RAM2K×8位，4K×4位，8K×8位ROM

2K×8位，4K×8位，8K×8位畫(huà)出CPU與存儲(chǔ)器的連接圖，要求1最小8K地址空間為系統(tǒng)程序區(qū)，與其相鄰的4K地址空間為用戶(hù)程序區(qū)；2合理選用上述存儲(chǔ)芯片，并寫(xiě)出每片存儲(chǔ)芯片的地址范圍；3詳細(xì)畫(huà)出存儲(chǔ)芯片的片選邏輯。A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0000000000000000000001111111111110001000000000000000111111111111100100000000000000010111111111111六、存儲(chǔ)器的校驗(yàn)所謂代碼校驗(yàn)，就是在原有的信息代碼（數(shù)值及非數(shù)值數(shù)據(jù)）的基礎(chǔ)上增加若干個(gè)校驗(yàn)位，按既定的規(guī)則組成特殊的編碼，利用額外增加的專(zhuān)用設(shè)備，在發(fā)送端產(chǎn)生和發(fā)送，在接收端檢查與校正錯(cuò)誤，以達(dá)到可靠傳輸?shù)哪康?。?shí)現(xiàn)原理：加進(jìn)一些冗余碼，使合法數(shù)據(jù)編碼出錯(cuò)變成非法數(shù)據(jù)來(lái)發(fā)現(xiàn)或改正數(shù)據(jù)。碼距：任意兩個(gè)合法碼之間至少有幾個(gè)二進(jìn)制位不相同。碼距為1，不具有檢錯(cuò)和糾錯(cuò)能力。4.2主存儲(chǔ)器六、存儲(chǔ)器的校驗(yàn)編碼的糾錯(cuò)、檢錯(cuò)能力與編碼的最小距離有關(guān)L——編碼的最小距離D——檢測(cè)錯(cuò)誤的位數(shù)C——糾正錯(cuò)誤的位數(shù)漢明碼是具有一位糾錯(cuò)能力的編碼L1=D+C(D≥C)1.編碼的最小距離任意兩組合法代碼之間二進(jìn)制位數(shù)的最少差異L=3具有一位糾錯(cuò)能力4.2主存儲(chǔ)器漢明碼的組成需增添？位檢測(cè)位檢測(cè)位的位置？檢測(cè)位的取值？2k

≥n+k+1檢測(cè)位的取值與該位所在的檢測(cè)“小組”中承擔(dān)的奇偶校驗(yàn)任務(wù)有關(guān)組成漢明碼的三要素2.漢明碼的組成2i

(i=0，1，2，3，…)4.2主存儲(chǔ)器各檢測(cè)位Ci

所承擔(dān)的檢測(cè)小組為gi

小組獨(dú)占第2i－1

位gi

和gj

小組共同占第2i－1+2j－1

位gi、gj

和gl

小組共同占第2i－1+2j－1+2l－1

位C1

檢測(cè)的g1小組包含第1，3，5，7，9，11，…C2

檢測(cè)的g2

小組包含第2，3，6，7，10，11，…C4

檢測(cè)的g3

小組包含第4，5，6，7，12，13，…C8

檢測(cè)的g4

小組包含第8，9，10，11，12，13，14，15，24，…4.2主存儲(chǔ)器例4.4求0101按“偶校驗(yàn)”配置的漢明碼解：∵n=4根據(jù)2k

≥n+k+1得k=3漢明碼排序如下:二進(jìn)制序號(hào)名稱(chēng)1234567C1C2C40∴0101的漢明碼為

01001010101104.2主存儲(chǔ)器3.漢明碼的糾錯(cuò)過(guò)程形成新的檢測(cè)位Pi

，如增添3位（k=3），新的檢測(cè)位為P4P2P1

。以k=3為例，Pi

的取值為P1=13

57P2=23

67P4=45

67對(duì)于按“偶校驗(yàn)”配置的漢明碼不出錯(cuò)時(shí)P1=0，P2=0，P4=0C1C2C4其位數(shù)與增添的檢測(cè)位有關(guān)，4.2主存儲(chǔ)器P1=1357=0無(wú)錯(cuò)P2=2367=1有錯(cuò)P4=4567=1有錯(cuò)∴

P4P2P1=110第6位出錯(cuò)，可糾正為0100101，故要求傳送的信息為

0101。糾錯(cuò)過(guò)程如下例4.5解：

已知接收到的漢明碼為0100111（按配偶原則配置）試問(wèn)要求傳送的信息是什么?

4.2主存儲(chǔ)器七、提高訪存速度的措施采用高速器件調(diào)整主存結(jié)構(gòu)采用層次結(jié)構(gòu)Cache–主存雙端口存儲(chǔ)器相聯(lián)存儲(chǔ)器（附錄4A）單體多字系統(tǒng)多體并行系統(tǒng)4.2主存儲(chǔ)器1.單體多字系統(tǒng)

W位W位W位W位W位

地址寄存器

主存控制器......單字長(zhǎng)寄存器數(shù)據(jù)寄存器存儲(chǔ)體增加存儲(chǔ)器的帶寬實(shí)現(xiàn)前提：指令和數(shù)據(jù)在主存內(nèi)必須連續(xù)存放。4.2主存儲(chǔ)器2.多體并行系統(tǒng)(1)高位交叉M0……M1……M2M3…………體內(nèi)地址體號(hào)體號(hào)地址000000000001001111010000010001011111100000100001101111110000110001111111順序編址4.2主存儲(chǔ)器各個(gè)體并行工作M0地址01……n－1M1nn+1……2n－1M22n2n+13n－1M33n3n+14n－1…………地址譯碼體內(nèi)地址體號(hào)體號(hào)(1)高位交叉4.2主存儲(chǔ)器M0……M1……M2M3…………

體號(hào)體內(nèi)地址地址000000000001000010000011000100000101000110000111111100111101111110111111(2)低位交叉各個(gè)體輪流編址4.2主存儲(chǔ)器M0地址04……4n－4M115……4n－3M2264n－2M3374n－1…………地址譯碼

體號(hào)體內(nèi)地址

體號(hào)(2)低位交叉各個(gè)體輪流編址4.2主存儲(chǔ)器低位交叉的特點(diǎn)在不改變存取周期的前提下，增加存儲(chǔ)器的帶寬時(shí)間單體訪存周期單體訪存周期啟動(dòng)存儲(chǔ)體0啟動(dòng)存儲(chǔ)體1啟動(dòng)存儲(chǔ)體2啟動(dòng)存儲(chǔ)體34.2主存儲(chǔ)器設(shè)四體低位交叉存儲(chǔ)器，存取周期為T(mén)，總線(xiàn)傳輸周期為τ，為實(shí)現(xiàn)流水線(xiàn)方式存取，應(yīng)滿(mǎn)足T＝4τ。連續(xù)讀取4個(gè)字所需的時(shí)間為

T＋(4

－1)τ例4.6P1064.2主存儲(chǔ)器(3)存儲(chǔ)器控制部件（簡(jiǎn)稱(chēng)存控）易發(fā)生代碼丟失的請(qǐng)求源，優(yōu)先級(jí)最高嚴(yán)重影響CPU工作的請(qǐng)求源，給予次高優(yōu)先級(jí)控制線(xiàn)路排隊(duì)器節(jié)拍發(fā)生器QQCM來(lái)自各個(gè)請(qǐng)求源

…主脈沖存控標(biāo)記觸發(fā)器4.2主存儲(chǔ)器練習(xí)：設(shè)CPU有16根地址線(xiàn)，8根數(shù)據(jù)線(xiàn)。用MREQ作訪存控制信號(hào)。WR為讀/寫(xiě)命令(高讀，低寫(xiě)），設(shè)計(jì)一個(gè)容量為32KB，采用低位交叉編址的四體并行存儲(chǔ)器。用138譯碼器及其他門(mén)電路（門(mén)電路自定）畫(huà)出CPU和芯片的連接圖。要求地址為0000H~7FFFH,

并寫(xiě)出每片存儲(chǔ)芯片的容量及地址范圍?！璂jD0CEOECE片選信號(hào)OE允許讀WE允許寫(xiě)WE…A0Ai4.2主存儲(chǔ)器答案4.2主存儲(chǔ)器3.高性能存儲(chǔ)芯片(1)SDRAM(同步DRAM)在系統(tǒng)時(shí)鐘的控制下進(jìn)行讀出和寫(xiě)入CPU無(wú)須等待(2)RDRAM由Rambus

開(kāi)發(fā)，主要解決存儲(chǔ)器帶寬問(wèn)題(3)帶

Cache

的

DRAM在DRAM的芯片內(nèi)集成了一個(gè)由SRAM

組成的Cache

，有利于猝發(fā)式讀取

4.2主存儲(chǔ)器4.3高速緩沖存儲(chǔ)器一、概述1.問(wèn)題的提出避免CPU“空等”現(xiàn)象CPU和主存（DRAM）的速度差異緩存CPU主存容量小速度高容量大速度低程序訪問(wèn)的局部性原理4.3高速緩沖存儲(chǔ)器2.Cache的工作原理(1)主存和緩存的編址主存和緩存按塊存儲(chǔ)塊的大小相同B

為塊長(zhǎng)~~~~……主存塊號(hào)主存儲(chǔ)器012m－1字塊0字塊1字塊M－1主存塊號(hào)塊內(nèi)地址m位b位n位M塊B個(gè)字緩存塊號(hào)塊內(nèi)地址c位b位C塊B個(gè)字~~~~……字塊0字塊1字塊C－1012c－1標(biāo)記Cache緩存塊號(hào)4.3高速緩沖存儲(chǔ)器(2)命中與未命中緩存共有C

塊主存共有M

塊M>>C主存塊調(diào)入緩存主存塊與緩存塊建立了對(duì)應(yīng)關(guān)系用標(biāo)記記錄與某緩存塊建立了對(duì)應(yīng)關(guān)系的主存塊號(hào)命中未命中主存塊與緩存塊未建立對(duì)應(yīng)關(guān)系主存塊未調(diào)入緩存4.3高速緩沖存儲(chǔ)器(3)Cache的命中率CPU欲訪問(wèn)的信息在Cache中的比率命中率與Cache的容量與塊長(zhǎng)有關(guān)一般每塊可取4~8個(gè)字塊長(zhǎng)取一個(gè)存取周期內(nèi)從主存調(diào)出的信息長(zhǎng)度CRAY_116體交叉塊長(zhǎng)取16個(gè)存儲(chǔ)字

IBM370/1684體交叉

塊長(zhǎng)取4個(gè)存儲(chǔ)字（64位×4

=

256位）4.3高速緩沖存儲(chǔ)器(4)Cache–主存系統(tǒng)的效率效率e

與命中率有關(guān)設(shè)Cache命中率為h，訪問(wèn)Cache

的時(shí)間為tc

，

訪問(wèn)

主存的時(shí)間為tm

e=×100%則

tc

h

×

tc+(1－h(huán))×tm

訪問(wèn)Cache的時(shí)間

平均訪問(wèn)時(shí)間e=×100%例4.7P1114.3高速緩沖存儲(chǔ)器3.Cache的基本結(jié)構(gòu)Cache替換機(jī)構(gòu)Cache存儲(chǔ)體主存Cache地址映射變換機(jī)構(gòu)由CPU完成4.3高速緩沖存儲(chǔ)器4.Cache的讀寫(xiě)操作

訪問(wèn)Cache取出信息送CPU

訪問(wèn)主存取出信息送CPU將新的主存塊調(diào)入Cache中執(zhí)行替換算法騰出空位

結(jié)束命中？Cache滿(mǎn)？CPU發(fā)出訪問(wèn)地址

開(kāi)始是否是否讀4.3高速緩沖存儲(chǔ)器Cache和主存的一致性寫(xiě)直達(dá)法（Write–

through）寫(xiě)回法（Write–

back）寫(xiě)操作時(shí)數(shù)據(jù)既寫(xiě)入Cache又寫(xiě)入主存

寫(xiě)操作時(shí)只把數(shù)據(jù)寫(xiě)入Cache而不寫(xiě)入主存當(dāng)Cache數(shù)據(jù)被替換出去時(shí)才寫(xiě)回主存

寫(xiě)操作時(shí)間就是訪問(wèn)主存的時(shí)間，讀操作時(shí)不涉及對(duì)主存的寫(xiě)操作，更新策略比較容易實(shí)現(xiàn)寫(xiě)操作時(shí)間就是訪問(wèn)Cache的時(shí)間，讀操作Cache失效發(fā)生數(shù)據(jù)替換時(shí)，被替換的塊需寫(xiě)回主存，增加了Cache的復(fù)雜性4.Cache的讀寫(xiě)操作寫(xiě)4.3高速緩沖存儲(chǔ)器5.Cache的改進(jìn)(1)增加Cache的級(jí)數(shù)片載（片內(nèi)）Cache片外Cache(2)統(tǒng)一緩存和分立緩存指令Cache數(shù)據(jù)Cache與主存結(jié)構(gòu)有關(guān)與指令執(zhí)行的控制方式有關(guān)是否流水Pentium8K指令Cache8K數(shù)據(jù)CachePowerPC62032K指令Cache

32K數(shù)據(jù)Cache4.3高速緩沖存儲(chǔ)器上節(jié)課內(nèi)容回顧高速緩存的作用高速緩存的工作原理：編址方式、命中率、效率高速緩存的基本結(jié)構(gòu)：存儲(chǔ)體、地址映射機(jī)構(gòu)、替換機(jī)構(gòu)高速緩存的讀寫(xiě)方式（寫(xiě)直達(dá)法、寫(xiě)回法）高速緩存的改進(jìn)方法：分級(jí)、分立高速緩存地址映射的三種方法：直接映射字塊2m－1

字塊2c+1字塊2c+1－1字塊2c

+1

字塊2c字塊2c－1

字塊1字塊0………主存儲(chǔ)體字塊1

標(biāo)記字塊0

標(biāo)記字塊2c－1標(biāo)記Cache存儲(chǔ)體t位012c－1…字塊字塊地址主存字塊標(biāo)記t

位c

位b

位主存地址比較器（t位）=≠不命中有效位=1？*m位Cache內(nèi)地址否是命中二、Cache–

主存的地址映射1.直接映射每個(gè)緩存塊

i

可以和若干個(gè)主存塊對(duì)應(yīng)每個(gè)主存塊

j

只能和一個(gè)緩存塊對(duì)應(yīng)i=j

mod

C字塊2c+1

字塊2c字塊0字塊0例題P1204.3高速緩沖存儲(chǔ)器2.全相聯(lián)映射主存中的任一塊可以映射到緩存中的任一塊字塊2m－1字塊2c－1字塊1

字塊0……字塊2c－1字塊1字塊0…標(biāo)記標(biāo)記標(biāo)記主存字塊標(biāo)記

字塊內(nèi)地址主存地址m=t+c

位b位m

=

t+cCache存儲(chǔ)器主存儲(chǔ)器

字塊04.3高速緩沖存儲(chǔ)器字塊2m－1字塊2c-r+1

字塊2c-r+1字塊2c-r字塊2c-r

－

字塊1字塊0………字塊3標(biāo)記字塊1標(biāo)記字塊2c－1標(biāo)記字塊2標(biāo)記字塊0標(biāo)記字塊2c－2標(biāo)記…………字塊內(nèi)地址組地址主存字塊標(biāo)記s=t+r

位q=

c－r

位b

位組012c-r－1主存地址Cache主存儲(chǔ)器m

位共Q

組，每組內(nèi)兩塊（r=1)1某一主存塊j

按模Q

映射到緩存的第i組中的任一塊i=j

mod

Q直接映射全相聯(lián)映射3.組相聯(lián)映射字塊0字塊1字塊0字塊2c-r字塊2c-r+14.3高速緩沖存儲(chǔ)器小結(jié)某一主存塊只能固定映射到某一緩存塊直接全相聯(lián)組相聯(lián)某一主存塊能映射到任一緩存塊某一主存塊只能映射到某一緩存組中的任一塊不靈活成本高例題P1204.3高速緩沖存儲(chǔ)器三、替換算法1.先進(jìn)先出（FIFO）算法2.近期最少使用（LRU）算法4.3高速緩沖存儲(chǔ)器4.4輔助存儲(chǔ)器一、概述1.特點(diǎn)不直接與CPU交換信息2.磁表面存儲(chǔ)器的技術(shù)指標(biāo)道密度Dt位密度DbC=n×

k×

s尋道時(shí)間+等待時(shí)間(1)記錄密度(2)存儲(chǔ)容量(3)平均尋址時(shí)間(4)數(shù)據(jù)傳輸率(5)誤碼率輔存的速度尋址時(shí)間磁頭讀寫(xiě)時(shí)間Dr

=

Db

×V出錯(cuò)