仁愛(ài)學(xué)院微機(jī)原理復(fù)習(xí)2-1

微處理器和系統(tǒng)結(jié)構(gòu)2023/2/61內(nèi)容提要微處理器（CPU）的主要組成部分及各部分功能Intel8086微處理器組成結(jié)構(gòu)、引腳信號(hào)及功能X86系統(tǒng)組成高性能微處理器簡(jiǎn)介2Logo2.1微處理器的基本結(jié)構(gòu)2023/2/63微處理器的主要組成部件微處理器（CPU）由下列主要部分組成：算術(shù)邏輯單元ALU控制器寄存器陣列總線和總線緩沖器高性能的CPU還有：指令預(yù)取部件，指令譯碼部件、地址形成部件、存儲(chǔ)器管理部件等。

4Logo微處理器的主要組成部件5Logo一、算術(shù)邏輯運(yùn)算單元（ALU）ALU是對(duì)二進(jìn)制數(shù)進(jìn)行算術(shù)邏輯運(yùn)算的基本部件。數(shù)據(jù)加工處理歸納為兩種基本運(yùn)算：算術(shù)運(yùn)算與邏輯運(yùn)算。算術(shù)運(yùn)算

可進(jìn)行無(wú)符號(hào)數(shù)和帶符號(hào)數(shù)的加、減、乘、除運(yùn)算，符號(hào)數(shù)采用補(bǔ)碼表示，減法通過(guò)求負(fù)數(shù)的補(bǔ)碼而變成加法運(yùn)算。還可進(jìn)行BCD碼運(yùn)算。乘、除可以通過(guò)多次重復(fù)加、減和移位實(shí)現(xiàn)。邏輯運(yùn)算可完成邏輯“與”、“或”、“非”、“異或”、“移位”等基本的邏輯運(yùn)算。浮點(diǎn)運(yùn)算浮點(diǎn)數(shù)運(yùn)算可以用軟件實(shí)現(xiàn)。也可以專門生產(chǎn)浮點(diǎn)運(yùn)算部件和浮點(diǎn)微處理器，并設(shè)有專門的浮點(diǎn)運(yùn)算指令，可進(jìn)行32位或64位浮點(diǎn)加、減、乘、除運(yùn)算。早期的浮點(diǎn)處理器有：8087、80287、80387協(xié)處理器。奔騰處理器已經(jīng)將二者集成到了一個(gè)芯片上。6Logo7Logo二、控制器CTRL是發(fā)布操作命令的部件，操作的順序需要精確的定時(shí)其內(nèi)部主要組成如下：指令部件

包括程序計(jì)數(shù)器（PC)，指令寄存器(IR)，指令譯碼器(ID)。時(shí)序部件

包括時(shí)鐘系統(tǒng)，脈沖分配器。微操作控制部件

可采用組合邏輯控制，微程序控制和可編程邏輯陣列來(lái)實(shí)現(xiàn)。8Logo控制器9Logo時(shí)鐘周期

主時(shí)鐘的兩個(gè)脈沖前沿的時(shí)間間隔稱為一個(gè)時(shí)鐘周期，又稱為T狀態(tài)。它CPU操作的最小時(shí)間單位。機(jī)器周期：

由2～5個(gè)T狀態(tài)組成一個(gè)機(jī)器周期，稱為M周期，又叫做總線周期，用來(lái)完成一個(gè)基本操作，如MEM讀/寫，I/O讀/寫等。指令周期

一條指令（的取出和）執(zhí)行所需的時(shí)間稱為指令周期，一條指令執(zhí)行需1～5個(gè)M周期。10Logo??M2M5CLKT4T3T1T2M1機(jī)器周期指令周期（包括1~5個(gè)機(jī)器周期）指令周期、機(jī)器周期與時(shí)鐘周期的關(guān)系如下圖11Logo微操作控制部件根據(jù)指令產(chǎn)生計(jì)算機(jī)各部件所需要的控制信號(hào)，如傳送、加減、邏輯運(yùn)算等，由譯碼器輸出、節(jié)拍發(fā)生器輸出等進(jìn)行組合而產(chǎn)生，完成指令所規(guī)定的全部操作。該部件可采用：組合邏輯控制（控制信號(hào)采用組合邏輯電路設(shè)計(jì)實(shí)現(xiàn)）；微程序控制（若干微指令組成的微程序）；可編程邏輯陣列（PLA、EPLD等）PLA（ProgrammableLogicArray）EPLD（ElectricallyProgrammableLogicDevice）12Logo三、總線與總線（緩沖器）部件

所謂總線是指計(jì)算機(jī)中傳送信息的一組通信線，將多個(gè)部件連成一個(gè)整體?？梢院?jiǎn)單分為：片內(nèi)總線：在CPU內(nèi)部或部件內(nèi)部各單元之間傳送信息的總線（又可細(xì)分為單總線、雙總線（輸入/輸出BUS）、多總線結(jié)構(gòu)）；片外總線：CPU與外部部件之間傳送信息的總線。片外總線又稱為系統(tǒng)總線，通常系統(tǒng)總線分為地址總線、數(shù)據(jù)總線、控制總線，即所謂三總線結(jié)構(gòu)。13Logo三、總線與總線（緩沖器）部件（續(xù)）

因?yàn)槎鄠€(gè)部件均掛在總線上，但各部件工作情況并非完全一樣（有的作為信源發(fā)，有的作為接收器收）。由于數(shù)據(jù)或信息代碼是用電位高低來(lái)表示，若某一時(shí)刻有幾個(gè)部件同時(shí)向BUS發(fā)送數(shù)據(jù)，則BUS上的情況就成為不確定的了，電路也可能被燒毀。所以同一時(shí)刻只允許一個(gè)部件向BUS發(fā)送信息。而接收數(shù)據(jù)就沒(méi)有上述限制，同一時(shí)刻可允許多個(gè)部件接收數(shù)據(jù)。總線緩沖器：在工作過(guò)程中，常常要求掛在BUS上的某些部件在電氣連接上與BUS“脫開(kāi)”，使這些部件對(duì)BUS上其它部件的工作不產(chǎn)生影響，為此，可在部件內(nèi)部設(shè)置三態(tài)緩沖器。DATA→3態(tài)BUF→BUS14Logo三態(tài)緩沖器（3態(tài)BUF）處于：

低阻（高低電平）→掛BUS上；高阻→邏輯上脫開(kāi)。“脫開(kāi)”狀態(tài)：處于高阻狀態(tài)，開(kāi)路狀態(tài)，浮空狀態(tài)；邏輯上“脫開(kāi)”，物理上仍連在一起?？偩€緩沖器分為：?jiǎn)蜗蛉龖B(tài)緩沖器：如地址總線緩沖器只發(fā)地址信息，（地址總線是單向的）；雙向三態(tài)緩沖器：如數(shù)據(jù)總線緩沖器，既可發(fā)又可收數(shù)據(jù)（數(shù)據(jù)BUS是雙向的）。15Logo

采用總線結(jié)構(gòu)的優(yōu)點(diǎn)是：

※減少信息傳輸線數(shù)目；※提高系統(tǒng)的可靠性；※增加系統(tǒng)靈活性；※便于實(shí)現(xiàn)系統(tǒng)標(biāo)準(zhǔn)化。16Logo四、寄存器陣列（RegisterArray）在CPU內(nèi)部，有一個(gè)臨時(shí)存放地址和數(shù)據(jù)的寄存器陣列。這個(gè)陣列因CPU的不同而不同，有的稱寄存器堆，寄存器多少有差別，但其功能相似。寄存器陣列大致分為以下四組：存放待處理數(shù)據(jù)的寄存器；ACC通用存放地址碼的寄存器；IP(PC)SPSIDI存放控制信息的寄存器;IRFR起數(shù)據(jù)或地址緩沖器作用的寄存器DBUFABUF17LogoIntel8086微處理器信息工程系2010032023/2/61819Logo20Logo8086微處理器8086是一種單片微處理器芯片，內(nèi)外部數(shù)據(jù)總線16位，對(duì)外40條引腳，主時(shí)鐘5MHz（標(biāo)準(zhǔn)）、8MHz、10MHz等。20條地址引腳，直接尋址220

=1MByte，可訪問(wèn)64K個(gè)I/O端口，具有24種尋址方式，可以對(duì)位、字節(jié)、字、字符串、字串、BCD碼、ASCll碼等多種數(shù)據(jù)類型進(jìn)行處理。CPU內(nèi)部有4組REG，共14個(gè)16位REG供編程人員使用。通用REG組

AX

主累加器

BX

基址寄存器

CX

計(jì)數(shù)寄存器

DX

數(shù)據(jù)寄存器AHALBHBLCHCLDHDL21Logo指針與變址寄存器組

堆棧指針

基址指針

源變址器

目的變址器SPBPSIDI變址REG指針REG段寄存器組CS：代碼段

DS：數(shù)據(jù)段

SS：堆棧段

ES：擴(kuò)展段段REG是存放內(nèi)存地址的高位地址，地址形成是由段寄存器地址左移4位加上對(duì)應(yīng)的偏移量。22Logo例如：被取指令的地址為CS左移4位加上IP的值。若CS=2000H，IP=0100H則指令地址為20000H+0100H———————20100HSS段與SP或BP對(duì)應(yīng)；DS/ES與SI、DI、BX等結(jié)合使用，串操作時(shí)有約定。控制寄存器

指令指針I(yè)P標(biāo)志REGFLAG

23Logo二、8086CPU的功能結(jié)構(gòu)8086CPU按功能可分為兩大部分：

1.BIU（BUSInterfaceUnit）

專門負(fù)責(zé)取指令和存取操作數(shù)。BIU與外部總線打交道，負(fù)責(zé)取指令、讀寫操作數(shù)、地址轉(zhuǎn)換與總線控制；

2.EU（ExecutionUnit）

專門負(fù)責(zé)分析指令與執(zhí)行指令。它不與系統(tǒng)BUS打交道。

EU負(fù)責(zé)指令譯碼與執(zhí)行指令的工作。取指令與執(zhí)行指令操作是并行的，提高了CPU的利用率，這種重疊操作技術(shù)，提高了整個(gè)系統(tǒng)的運(yùn)行速度。

24Logo8086CPU的功能結(jié)構(gòu)25Logo

早期的計(jì)算機(jī)取指令、執(zhí)行指令是按照時(shí)間順序進(jìn)行的。而8086CPU是二者并行同時(shí)操作的。如圖：

26LogoBIU總線接口單元8086CPU與外設(shè)的接口部件，提供16位數(shù)據(jù)總線與20位地址總線。內(nèi)部由段寄存器、IP、內(nèi)部通信寄存器、指令隊(duì)列、地址加法器和總線控制邏輯等組成；完成取指令、指令排隊(duì)、讀/寫操作數(shù)、地址轉(zhuǎn)換與總線控制等工作；隊(duì)列為先進(jìn)先出的原則組織FIFO（FirstInFirstOut）,實(shí)現(xiàn)流水線操作，高性能CPU更是如此。8086有6個(gè)Byte指令隊(duì)列；需要兩個(gè)指針，OUT與IN指針；27Logo當(dāng)遇到BIU正準(zhǔn)備取指令而EU→BIU申請(qǐng)讀/寫MEM或I/O時(shí)，則先取指令，后讀/寫操作數(shù)；當(dāng)隊(duì)列中當(dāng)前有兩個(gè)字節(jié)空間時(shí)，BIU順序預(yù)取指令并填滿隊(duì)列；當(dāng)遇到CALL、JMP、INTn等指令時(shí)，先把IP壓入堆棧，再清除隊(duì)列，再重新取滿隊(duì)列；

28LogoEU執(zhí)行單元組成：ALU、FR、8個(gè)通用REG、暫存器、隊(duì)列控制邏輯與時(shí)序控制邏輯（EU控制器）等；完成工作：指令譯碼與執(zhí)行指令；EU沒(méi)有連接到總線上，所以對(duì)系統(tǒng)總線來(lái)說(shuō)，它是“外界”的。29Logo8086CPU引腳及其功能30Logo三、8086CPU引腳及其功能AD15～AD0

：（地址/數(shù)據(jù)復(fù)用信號(hào)）16條，雙向，三態(tài)地址/數(shù)據(jù)線，輸入/出信號(hào)，多路開(kāi)關(guān)，分時(shí)復(fù)用（低16位地址線與16位數(shù)據(jù)線公用這些引線），從時(shí)間上加以區(qū)分。在T1周期，輸出MEM或I/O口地址，T2～

T4則為數(shù)據(jù)收發(fā)信號(hào)。31Logo三、8086CPU引腳及其功能（續(xù)）A19/S6～A16/S3:地址/狀態(tài)輸出信號(hào)，三態(tài)

T1時(shí)，作為MEM的A19～A16地址信號(hào)（訪問(wèn)I/O時(shí)，保持低電平）；T2～

T4時(shí)，輸出狀態(tài)信息；S5：中斷允許標(biāo)志位狀態(tài)（IF）；S4與S3：現(xiàn)行使用哪個(gè)段REG；S4S3性能對(duì)應(yīng)的段00附加數(shù)據(jù)ES01堆棧段SS10代碼段CS11數(shù)據(jù)段DSS6指示哪個(gè)處理器在使用總線：

S6=0，8086使用；S6=1，其它處理器使用。32LogoBHE/S7：允許高字節(jié)傳送/狀態(tài)信號(hào)輸出

在T1狀態(tài)，BHE在高8位數(shù)據(jù)總線D15～D8上傳送一個(gè)字節(jié)數(shù)據(jù)；BHE與A0把存儲(chǔ)器分為兩組（高組與低組）：S7狀態(tài)信號(hào)沒(méi)定義。BHEA0狀態(tài)0016位數(shù)據(jù)01高8位（D15～D8）10低8位（D7～D0）11保留不用33LogoRD讀信號(hào)，輸出

讀MEM或I/O操作，由M/IO引腳決定是讀M還是I/O口：M/IO=1，讀MEM；M/IO=0，讀I/O口。READY：（輸入）外部器件發(fā)回的準(zhǔn)備就緒信號(hào)

由MEM或I/O口發(fā)回的應(yīng)答信號(hào)，CPU在T3的上升沿檢測(cè)該信號(hào)，若為高，則準(zhǔn)備就緒，不插入Tw；若為低，則未準(zhǔn)備好，插入Tw；系統(tǒng)規(guī)定可插入不超過(guò)10個(gè)Tw。34LogoINTR：（Interrupt）可屏蔽中斷請(qǐng)求信號(hào)（IN），高電平有效觸發(fā)的輸入信號(hào)，由外部設(shè)備發(fā)來(lái)；該信號(hào)是在每一指令周期的最后一個(gè)T狀態(tài)被采樣,以決定是否進(jìn)入中斷響應(yīng)周期?？捎密浖帘危–LI指令使IF=0）。7.NMI：非屏蔽中斷請(qǐng)求信號(hào)（IN）（Non-Maskable）

邊沿觸發(fā)信號(hào)，若有NMI請(qǐng)求，則現(xiàn)行指令結(jié)束后立即引起中斷。該信號(hào)不能用指令屏蔽，其檢測(cè)時(shí)間與INTR一樣。35Logo8.TEST：檢測(cè)信號(hào)（IN）該信號(hào)由8087發(fā)來(lái)，在WAIT指令執(zhí)行期間，CPU監(jiān)視TEST信號(hào)。若TEST為低電平，8086繼續(xù)執(zhí)行WAIT的下一條指令，否則CPU處于等待（空閑）狀態(tài)，且每隔5個(gè)時(shí)鐘周期重復(fù)測(cè)試TEST信號(hào)；TEST為高時(shí)，處于WAIT狀態(tài)，TEST低電平時(shí)退出WAIT狀態(tài)。

8086CPU8087TESTBUSY36LogoRESET：復(fù)位信號(hào)（IN），高有效。（必須保持4個(gè)時(shí)鐘周期）

該信號(hào)使CPU結(jié)束現(xiàn)行操作，初始化內(nèi)部REG，CPU復(fù)位后：CS=FFFFHIP=0000HDS=0000HES=0000HSS=0000HFR=0000（禁止中斷）指令隊(duì)列空，復(fù)位后執(zhí)行的第一條指令在內(nèi)存的FFFF0H（引導(dǎo)程序的入口地址），用JMP可轉(zhuǎn)到實(shí)際開(kāi)始處。CLK：時(shí)鐘（有效高電平的時(shí)間占時(shí)鐘周期的33%）Vcc與GND：電源與地（IN）37LogoMN/MX：最小最大組態(tài)控制信號(hào)（IN）

當(dāng)MN/MX=0，為最大組態(tài)，構(gòu)成多處理器系統(tǒng)；在最大組態(tài)時(shí)，控制信號(hào)由S2～S0經(jīng)總線譯碼器8288譯碼產(chǎn)生。當(dāng)MN/MX=1，為最小組態(tài)，構(gòu)成單處理器系統(tǒng)，CPU提供所有的總線控制信號(hào)。

MN/MX的接法決定了8個(gè)引腳（24～31）之功能。38Logo39Logo★當(dāng)MN/MX=Vcc（最小組態(tài)）時(shí)，各引腳功能：INTA：中斷響應(yīng)信號(hào)（OUT）

是INTR的應(yīng)答信號(hào)，可用作中斷矢量的讀選通信號(hào)。ALE：地址鎖存允許信號(hào)（OUT)(AddressLatchEnable）把地址/數(shù)據(jù)、地址/狀態(tài)線上的地址信號(hào)鎖存到地址鎖存器中，ALE在T1狀態(tài)有效。40LogoM/IO：MEM與I/O控制信號(hào)（OUT）

決定訪問(wèn)的是MEM或者是I/O：M/IO=1，訪問(wèn)MEM；M/IO=0，訪問(wèn)I/O口。WR：寫信號(hào)（OUT）

用來(lái)表示CPU處于寫MEM或者I/O口（與M/IO配合使用）。41LogoDT/R：數(shù)據(jù)收發(fā)信號(hào)（雙向，三態(tài)）

增加數(shù)據(jù)總線的驅(qū)動(dòng)能力，采用外加總線驅(qū)動(dòng)器（收發(fā)器8286/8287）。當(dāng)DT/R=1，發(fā)送；DT/R=0，