半導體集成電路考試題目與參考答案

第一部分考試試題第0章緒論什么叫半導體集成電路？按照半導體集成電路的集成度來分，分為哪些類型，請同時寫出它們對應的英文縮寫？按照器件類型分，半導體集成電路分為哪幾類？類響waferdie、摩爾定律？第1章集成電路的基本制造工藝四層三結的結構的雙極型晶體管中隱埋層的作用？在制作晶體管的時候，襯底材料電阻率的選取對器件有何影響？。簡單敘述一下pnNPN簡述硅柵pCMOS以pCMOSBiCMOS的有哪些不足？以NCMOSBiCMOS的有哪些優(yōu)缺點？并請?zhí)岢龈倪M方法。請畫出NPN請畫出CMOS第2章集成電路中的晶體管及其寄生效應簡述集成雙極晶體管的有源寄生效應在其各工作區(qū)能否忽略？。什么是集成雙極晶體管的無源寄生效應？什么是MOS什么是MOS消除“Latch-up”效應的方法？如何解決MOSMOSFET如何解決MOS第3章集成電路中的無源元件雙極性集成電路中最常用的電阻器和MOS集成電路中常用的電容有哪些。為什么基區(qū)薄層電阻需要修正。為什么新的工藝中要用銅布線取代鋁布線。運用基區(qū)擴散電阻，設計一個方塊電阻2001K20W/c5V,設計此電阻。第4章TTL電路名詞解釋電壓傳輸特性開關門電平邏輯擺幅過渡區(qū)寬度輸入短路電流輸入漏電靜態(tài)功耗瞬態(tài)延遲時間瞬態(tài)存儲時間瞬態(tài)上升時間 瞬態(tài)下降時間瞬時導通時間分析四管標準TTL（穩(wěn)態(tài)時）各管的工作狀態(tài)？善，并分析改善部分是如何工作的。四管和五管與非門對靜態(tài)和動態(tài)有那些方面的改進。相對于五管與非門六管與非門的結構在那些部分作了改善的矩形性。的想法。為什么TTLOCTTL第5章MOS反相器請給出NMOS各項在不同情況下是提高閾值還是降低閾）什么是器件的亞閾值特性，對器件有什么影響？MOS晶體管的短溝道效應是指什么，其對晶體管有什么影響？PMOSPMOS流的影響。什么是溝道長度調制效應，對器件有什么影響？為什么MOS（不考慮溝道調制效應）？ID

V 特性曲線DS（）給出E/RVTC值。9考慮下面的反相器設計問題：給V=5K`=30uA/2V=1VDD N T0設計一個V=0.2V

條件時的晶體管的寬長(W/L)OL和負載電阻R的阻值。L10

OL=5K`=20uA/2V=0.8R=200ΩW/L=。DD N T0 L計算VTC曲線上的臨界電壓值

VV

）及電路的噪聲容限，并評價該直流反相器的設計質量。

OL OH IL IHV=0.6V的電阻負載反相器，增強型驅動晶體

=1V，V=5VOL求V和VIL IH

T0 DDVNML

和VNMH采用MOSFET作為nMOSnMOS以飽和增強型負載反相器為例分E/E15試比較將nMOSE/E反相器的負載管改為耗盡型nMOSFET后，傳輸特性有哪些改善？16.耗盡型負載nMOS反相器相比于增強型負載nMOS反相器有哪些好處？17nMOSE/D

/K

=2V，求此反相器的高、低輸出邏輯電平是多少？

TE

NE ND DD什么是CMOSCMOS根據(jù)CMOSV和VIL IH求解CMOS為什么的PMOSNMOSCMOSV=3.3V V=0.6V V=-0.7V K=200uA/2 K=80uA/2DD TN TP N p計算電路的噪聲容限。采用0.35um工藝的CMOS反相器，相關參數(shù)如下V=3.3VDD=0.6VμC (W/L)=8TN NOX N=-0.7VμC (W/L)=12TP pOX P求電路的噪聲容限及邏輯閾值。CMOSNMOS：V=0.6VμC=60uA/V2TN NOXPMOS：V=-0.7VμC=25uA/V2TP POX=L=0.8umN P求V=1.4VW/WM N P此CMOSVTN

、V的值在標稱值有正負15%的變化，假定其他參數(shù)仍TP為標稱值，求V的上下限。M舉例說明什么是有比反相器和無比反相器。以CMOSttr f間tt=tW/Wpd r f N PVintVoutt第6章CMOS靜態(tài)邏輯門畫出CMOS用CMOS計算圖示或非門的驅動能力PVDDVDDABAB畫出F=AB+CD的CMOS．簡述CMOS降低電路的功耗有哪些方法？比較當FO=18AND113/105/325/3第7章傳輸門邏輯一、填空1．（1） ，缺點；（2） ，缺點： ；（3） ，缺點： 。傳輸門邏輯電路的振幅會由于 減小信號的 也較復雜在多段接續(xù)時一般要插。一般的說，傳輸門邏輯電路適合 邏輯的電路。比如常用的 和 。二、解答題OS根據(jù)下面的電路回答問題：BMOS門電路的什么問題？VDD電路原理圖回答問題。電路的功能是什么？說明電路的靜態(tài)功耗是否為零，并解釋原因。212不同點。圖1 圖2根據(jù)下面的電路回答問題。已知電路B。當Aa出XOUTNMOSPMOSA寫出邏輯表達C=A B的真值表，并根據(jù)真值表畫出基于傳輸門的電路原理圖。以完成不同的邏輯功能，寫出它們的真值表，判斷實現(xiàn)的邏輯功能。圖1 圖2分析下面的電路，根據(jù)真值表，判斷電路實現(xiàn)的邏輯功能。第8章動態(tài)邏輯電路一、填空的。對于一個級聯(lián)的多米諾邏輯電路，在評估階段：對PDN網(wǎng)只允許有跳變，PDNPDNPUNPUN二、解答題T/2。0->11->0述會發(fā)生什么并在電路的某處插入一個反向器修正這個問題。32CMOS組合邏輯電路的特點。A 圖B其特點。它的工作原理。簡述動態(tài)組合邏輯電路中存在的常見的三種問題，以及他們產(chǎn)生的原因和解決的方法。OUT的波形。結合下面電路，說明動態(tài)組合邏輯電路的工作原理。第9章觸發(fā)器SRSRDD鎖存器的真值表SRMOSSRMOS仔細觀察下面RS觸發(fā)器的版圖，判斷它是或非門實現(xiàn)還是與非門實現(xiàn)仔細觀察下面RS觸發(fā)器的版圖，判斷它是或非門實現(xiàn)還是與非門實現(xiàn)損失的種類，給出兩種解決方案并且闡述兩種方案的優(yōu)缺點，若沒有，寫出真值表。損失的種類，給出兩種解決方案并且闡述兩種方案的優(yōu)缺點，若沒有，寫出真值表。損失的種類，給出兩種解決方案并且闡述兩種方案的優(yōu)缺點，若沒有，寫出真值表。）解 釋 下 面 的 電 路 的 工 作 過 程 畫 出 真 值 表 。解釋靜態(tài)存儲和動態(tài)存儲的區(qū)別和優(yōu)缺點比較。闡述靜態(tài)存儲和動態(tài)存儲的不同的的存儲方法。說明電平靈敏和邊沿觸發(fā)的區(qū)別，并畫圖說明建立時間維持時間延遲時間連接下面兩個鎖存器使它們構成主從觸發(fā)器，并畫出所連的主從觸發(fā)器的輸入輸出波形圖簡述下時鐘重疊的起因所在形圖下圖所示的是兩相時鐘發(fā)生器，根據(jù)時鐘信號把下面四點的的波形圖畫出反相器的閾值一般可以通過什么進行調節(jié)施密特觸發(fā)器的特點說明下面電路的工作原理，解釋它怎么實現(xiàn)的施密特觸發(fā)。畫出下面施密特觸發(fā)器的示意版圖。PMOSNMOS第10章邏輯功能部件1、根據(jù)多路開關真值表畫出其組合邏輯結構的CMOS電路圖。K KK K1 01 11 00 10 0YD0D1D2D32、根據(jù)多路開關真值表畫出其傳輸門結構的CMOS電路圖。K KK K1 01 11 00 10 0YD0D1D2D33、計算下列多路開關中P管和N管尺寸的比例關系。4、根據(jù)下列電路圖寫出SUM和C的邏輯關系式，并根據(jù)輸入波形畫出其SUM和C的輸出波0 0形。AABCi6、畫出傳輸門結構全加器的電路圖，已知下圖中的P=A⊕B。5、計算下列逐位進位加法器的延遲，并指出如何減小加法器的延遲。6、畫出傳輸門結構全加器的電路圖，已知下圖中的P=A⊕B。7、試分析下列桶型移位器各種sh輸入下的輸出情況。8、試分析下列對數(shù)移位器各種sh輸入下的輸出情況。第11章存儲器一、填空4MbSRAM[Hirose9032128Kb，由1024行和 列的陣列構成。行地址（ X、列地址（Y、和塊地址（Z）分為 、 、 位寬。對一個512×512的NOR 假設平均有50%的輸出是低電平有一已設計電路的靜電流大約等于0.21mA(輸出電壓為1.5V時)，則總靜態(tài)功耗為，就從計算得到的功耗看，這個電路設計的 “好”或“差。一般的，存儲器由 、 和 三部分組成。半導體存儲器按功能可分為： 和 ；非揮發(fā)存儲器有、 和 ；二、解答題1ROM3WL[0]為例，說明原理。圖1一個4×4的ORROM2×2的MOSORROM0100。并簡述工作原理。2ROM0，1，23圖2一個4×4的NORROM2×2MOSNORROM0，10101。并簡述工作原理。34×4NORROM0.25mCMOS1.5V2.5V1V。NMOS(W/L)=4/2。圖3一個4×4的NORROM4ROM0，1，23圖4一個4×4的NANDROM2×2MOSNANDROM0，11010。并簡述工作原理。預充電雖然在NORROMNANDROM請解釋這是為什么？sram，flash memorydram給出單管DRAMX波形和BL壓值。DRAM？（選作）refreshtime？給出三管DRAM的原理圖。并按圖中已給出的波形畫出X和BL1波形，并大致標出電值（選作）試問有什么辦法提高refresh time？1TDRAM1pF1.25V10Cs（50fF）1.9V0V4.8操作期間位線上的電壓擺幅。給出一管單元DRAM的原理圖，并給出版圖。15．：它們兩個都是哪一種類型存儲器單元？分別是什么類型的？：這兩種存儲單元有什么區(qū)別？分別簡述工作原理。16．畫出六管單元的SRAM晶體管級原理圖。并簡述其原理。第12章模擬集成電路基礎1.1的函數(shù)曲線。圖1.12.如1.3所示，假V ＝0.6V,=0.4V12,而2 =0.7V。如

從－到0變化，TH0 F X畫出漏電流的曲線。+1.2V+1.2VV圖1.3L=LL=2LMOSFETI隨

變化的特性曲線。

1 1 D DS什么叫做亞閾值導電效應？并簡單畫出logI-VD GS

特性曲線。1.7Mgg1m mb

隨偏置電流I的變化草圖。1X圖1.7假設圖1.9M1VddI1M1VddI1M1Vin圖1.9比較工作在線性區(qū)和飽和區(qū)的MOS8．在圖L=200

=0.6V,2 =0.7V,F

C=50ox

1 和=0.4V12。

TH0計算

時的in

。outI用圖1.10（b）中的MML的最小1 2 2 2值。VddI1VoutM1Vin圖VddI1VoutM1Vin如圖1.11所示，晶體M得到輸入電壓的變化，并按比例傳送電流50 的傳輸1線上。在圖50的電阻；在圖中，傳輸VV線的另一端接一個共柵極。假0。計算在低頻情況下，兩種接法的增益 out。VVddRdM1VddRdM1圖1.11（a）圖1.11（b）什么是差動信號？簡單舉例說明利用差動信號的優(yōu)勢。在圖1.12所示的電路中管的寬度是M的兩倍。計V

的偏置值相等時2 1的小信號增益。

in1

in2圖1.121.131mAL＝1,2TH

Cn

=50A，0

=3V。DD如果Rss5RD

的值。圖1.13在圖1.14（a）中，假設所有的晶體管都相同，畫出V 從一個大的正值下降時IX X和V的草圖。BM0AM0ANBVx圖1.14（a）1.15的漏電流。1.16LL0I3 4的表達式。

outVdIout圖1.15

VdM2M1圖1.16簡要敘述與溫度無關的帶隙基準電壓源電路的基本原理。11.17101＋RR1 2

=10。要求增益誤差為1％，確定A1

的最小值。圖1.17

Vout第13章A/D、D/A變換器簡單給出D/A給出DAC試比較幾種常用的DAC一個D/A10V40mV，問此D/A少位？2.1TD/A01111111

＝10V。當輸入分別為10000000REFRf=3RRRRRRRRRRMAMP圖2.1畫出一個簡單的用傳輸門實現(xiàn)的電壓定標的3DAC。D/A簡單給出A/D給出ADC試比較幾中常用A/D24位逐次逼近型A/D5V2.8V判決圖。2第二部分參考答案第0章緒論1電路互連。集成在一塊半導體基片上。封裝在一個外殼內，執(zhí)行特定的電路或系統(tǒng)功能。2SS，中規(guī)模集成電路MSI，大規(guī)模集成電路VSI，超大規(guī)模集成電路VLS，特大規(guī)模集成電路ULS，巨大規(guī)模集成電路GS）雙極型（BJT）集成電路，單極型集成電路，Bi-CMOS數(shù)字集成電路，模擬集成電路，數(shù)?；旌霞呻娐?。集成電路中半導體器件的最小尺寸如MOSFET計水平的重要標志。它的減小使得芯片集成度的直接提高。名詞解釋：集成度：一個芯片上容納的晶體管的數(shù)目wafersize：指包含成千上百個芯片的大圓硅片的直徑diesize：指沒有封裝的單個集成電路2摩爾定律：集成電路的芯片的集成度三年每三年提四倍而加工尺寸縮小 倍。2第1章集成電路的基本制造工藝減小集電極串聯(lián)電阻，減小寄生PNP時下推大 第三次光刻：P型基區(qū)擴散孔光刻第四次光刻：N+發(fā)射區(qū)擴散孔光刻第五次光刻：引線孔光刻第六次光刻：反刻鋁4.P阱光刻，光刻有源區(qū)，光刻多晶硅，P+區(qū)光刻，N+區(qū)光刻，光刻接觸孔，光刻鋁線5.NPN晶體管電流增益小，集電極串聯(lián)電阻大，NPN管的C極只能接固定電位6.首先NPN阱使得NPNCNNPN7.EEBCSp+n+pn+np+n+-BLPp+nn+pn+EBCS8.第2章集成電路中的晶體管及其寄生效應PNPNPNNPNNPNNPNNPN歐姆體電阻，他們會對晶體管的工作產(chǎn)生影響。MOSMOS場區(qū)寄生MOS管和寄生PNP（閂鎖效應，這些效應對MOS器件的工作穩(wěn)定性產(chǎn)生極大的影響。在單阱工藝的MOS器件中P阱為例，由于NMOS管源與襯底組成PN結，而PMOS管的源與襯底也構成一個PNPNPNPN(NPN象。影響：產(chǎn)生自鎖后，如果電源能提供足夠大的電流，則由于電流過大，電路將被燒毀。版圖設計時：為減小寄生電阻RsRw孔數(shù)目，加粗電源線和地線，對接觸進行合理規(guī)劃布局，減小有害的電位梯度；工藝設計時：降低寄生三極管的電流放大倍數(shù)：以NCMOS倍數(shù)，有效提高抗自鎖的能力，注意擴散濃度的控制。為減小寄生PNPRs，可以有效降低寄生NPN具體應用時：使用時盡量避免各種串擾的引入，注意輸出電流不易過大。MOSFETMOSFET易開啟。（1）增大基區(qū)寬度：由工藝決定；（2）使襯底可靠接地或電源。第3章集成電路中的無源元件雙極性集成電路中最常用的電阻器是基區(qū)擴散電阻 MOS集成電路中常用的電阻有晶硅電阻和用MOS管形成的電阻。反偏PNMOS表面的硅會進一步氧化。形成管子后，實際電阻比原來要高，所以需要修正。端則產(chǎn)生空洞，嚴重時甚至會斷裂。5.r(L/W)=R=1KL/W=5I=V/R=1mAP=(I*I*r)/(WL) W=6.32微米單位。第4章TTL電路名詞解釋VO隨輸入電壓Vi（示，與晶體管電壓傳輸特性相似。開門/關門電平：開門電平VIHmin-為保證輸出為額定低電平時的最小輸入高電平(VON)；關門電平VILmax-為保證輸出為額定高電平時的最大輸入低電平(VOFF)。邏輯擺幅：-輸出電平的最大變化區(qū)間，VL=VOH-VOL。過渡區(qū)寬度：輸出不確定區(qū)域（非靜態(tài)區(qū)域）寬度，VW=VIHmin-VILmax。輸入短路電流IIL-指電路被測輸入端接地，而其它輸入端開路時，流過接地輸入端的電流。（而其它輸入端接地時，流過接高電平輸入端的電流。則有導通功耗和截止功耗，電路靜態(tài)功耗取兩者平均值，稱為平均靜態(tài)功耗。瞬態(tài)延遲時間td-從輸入電壓ViVoDelay-延遲。瞬態(tài)下降時間tf-輸出電壓Vo從高電平VOHVOLFall-下降。瞬態(tài)存儲時間ts-從輸入電壓ViVoStorage瞬態(tài)上升時間tr-輸出電壓Vo從低電平VOLVOHRise-上升。瞬態(tài)導通延遲時間實用電路）從輸入電壓上升沿中點到輸出電壓下降沿中點所需要的時間。當輸入端的信號，有任何一個低電平時：Q1飽和區(qū) Q2截至區(qū) Q3飽和區(qū) Q4截至當輸入端的信號全部為高電平時：Q1反向區(qū) Q2飽和區(qū) Q3飽和區(qū) Q4飽和區(qū)Q5當輸出從低電平向高電平轉化時，要求Q5快速退出飽和區(qū)，此時如果再導通時IB5越大，則保和深度約大，時間就越長。當輸出從高電平向低電平轉化時希望Q5快速的存儲的電荷放完此時要求IB5盡能的大。 設計時，IB5的矛盾帶來了很大的困難。四管與非門：輸出采用圖騰柱結構Q3--D ，由于D是多子器件，他會使Tplh明顯降。D還起到了點評位移作用，提高了輸出電平。五管與非門：達林頓結構作為輸出級，Q4也起到點評位移作用，達林頓電流增益大，輸出電阻小，提高電路速度和高電平負載能力。四管和五管在瞬態(tài)中都是通過大電流減少Tplh.靜態(tài)中提高了負載能力和輸出電平。六管單元用有源泄放回路RB-RC-Q6R3由于RBQ6Q5Q2Q5Q5飽和后Q6分流，限制了Q5在截至時Q6Q6比Q5Q5快速退出飽和區(qū)。6.BC四管單元BC四管單元六管單元由于六管單元在用了有源泄放回路，使Q2-Q5Q2Q5Q2Q5BC輸出高電平偏低：VCE3R5VCE3和IC3輸出高電平偏高：VCE5IB5Q5低電平的管子燒壞。并會使數(shù)出低電平抬高，容易造成邏輯混亂。去掉TTL第5章MOS反相器答：公式：VT

= -2-MS FC

SS IQQC CQQ其中：

OX OX OX 為了消除半導體和金屬的功函數(shù)差，金屬電極相對于半導體所需要加的MS外加電壓，一般情況下，金屬功函數(shù)值比半導體的小，MS

一般為負。2是開始出現(xiàn)強反型時半導體表面所需的表面勢，也就是跨在空間電荷區(qū)F上的電壓降。對于NMOS數(shù)值為正QB是為了支撐半導體表面出現(xiàn)強反型所需要的體電荷所需要的外加電壓。COX于NMOS數(shù)值為正QSS是為了把絕緣層中正電荷發(fā)出的電力線全部吸引到金屬電極一側所需加COX的外加電壓，對于絕緣層中的正電荷，需要加負電壓才能其拉到平帶，一般為負。QI是為了調節(jié)閾值電壓而注入的電荷產(chǎn)生的影響，對于NMOS，注COX入P型雜質，為正值。MOSFETVgs<Vth時MOSIdVgs應。影響：亞閾值導電會導致較大的功率損耗，在大型電路中，如內存中，其信息能量損耗可能使存儲信息改變，使電路不能正常工作。MOS生耗盡區(qū)電荷共享，并且隨著溝道長度的減小，受柵控制的耗盡區(qū)電荷不斷減少的現(xiàn)象影響：由于受柵控制的耗盡區(qū)電荷不斷減少，只需要較少的柵電荷就可以達到反型，使閾值電壓降低；溝道變短使得器件很容易發(fā)生載流子速度飽和效應。PMOSV=0，此時BS不存在襯偏效應。而當PMOS中因各種應用使得源端電位達不到最高電位時，襯底偏壓VBS>0，源與襯底的PN結反偏，耗盡層電荷增加，要維持原來的導電水平，必須使閾值電壓（絕對值）提高，即產(chǎn)生襯偏效應。影響：使得PMOS閾值電壓向負方向變大，在同樣的柵源電壓和漏源電壓下其漏源電流減小。答：MOS道長度逐漸減小，即溝道長度是漏源電壓的函數(shù)，這一效應稱為“溝道長度調制效應增加而增加，即飽和區(qū)DS答：晶體管開通后，其漏源電流隨著漏源電壓而變化。當漏源電壓很小時，隨著漏源電一定值時，由于載流子速度飽和（短溝道）或者溝道夾斷（長溝道，其漏源電流基本不隨漏源電壓發(fā)生變化，產(chǎn)生飽和特性。答：I 非飽和區(qū) 飽和區(qū)DV =V -VDSsat GS THVDS非飽和區(qū)：條件：0<VDS

<V-VGS THW 1方程：IDS飽和區(qū)：

Cox

[(VL

V TH

V2]2DS條件：0<V-V <VGS TH WDS方程： IDS

C2

(VL'

V )2TH解：VDDRVDDRLMIVinV<V時，M處于截止狀態(tài)，不產(chǎn)生任何漏極電流。隨著輸入電壓增加而超過V時，in T0 I T0M開始導通，漏極電流不再為0，由于漏源電壓V=VI DS

大于V-V，因而M初始處于飽in T0 I和狀態(tài)。隨著輸入電壓增加，漏極電流也在增加，輸出電壓Vout

開始下降，最終，輸入電壓大于V

+V，M進入線性工作區(qū)。在更大的輸入電壓下，輸出電壓繼續(xù)下降，Mout T0 I I仍處于線性模式。傳輸特性曲線如圖示：VoutVdVout/dVin=-1VOHVOL0

dVout/dVin=-1VIL VIH

Vin1）V<V時，M截止，V=V=Vin T0 I out OH DD2）V

=V=V時，V=Vin OH DD out OLM：V=V=VI GS in DDV=V=VDS out OL∴V<V-VDS GS T0I=(V-V

)/R=(V

M非飽和導通I)/RR DD

out

DD OL LI=K〔(V-V)V-1/2V2〕M N GS T0 DS DS=K〔(V

-V)V-1/2V2〕N∵I=I

DD T0 OL OLM R(VDD-VT0(VDD-VT0+1/KNRL)2-2VDD/KNRLOL DD T0 NL為使V

→0，要求KR

>>1OL NLVoutVDDKR↑VDDKR↑NL3）V=V時,M：V=V=Vin IL

I GS in ILV=VDS out∴V>V-VDS GS T0I=(V-V)/R

M飽和導通IR DD out LI=1/2K(V -V)2M N GS T0=1/2K(V -V)2N in T0∵I=I，對V微分，得：M R in-1/R(dV/dV)=K(V -V)L out in N in T0∵dV/dV

=-1out in∴V=V=V+1/KRIL in T0 NL∴此時V=V-1/2KRout DD NL4）V=V時,M：V=V=Vin IH

I GS in IHV=VDS out∴V<V-VDS GS T0I=(V-V)/R

M非飽和導通IR DD out LI=K〔(V-V)V-1/2V2〕M N GS T0 DS DS=K(V-V)V-1/2V2〕N in

T0

out∵I=I，對V微分，得：M R in-1/R(dV

/dV

)=K

+(V

-V)dV

/dV-V

(dV

/dV)〕L out∵dV/dV

in=-1

N ou

in

out

in

out inout in∴V=V=V+2V -1/KRIH in T0 out NL2VDD2VDD/3KNRLout∴V=V+IH T0

-1/KR8VDD8VDD/3KNRL

=V時，晶體管非飽和導通，V=V=Vout OL in OH DD∴(V-V)/R=K（W/〔(V-V)V-1/2V〕DD out L N DD T0 OL OL代值解得：R（W/L）=2.05×105ΩL可以選擇不同的W/LR值以滿足L

=0.2V，在最終設計中二者的選取還需考慮其他OL因素，如電路功耗與硅片面積。表中列出了一些設計中W/L和R可能的取值和對應每種L取值估算的平均直流功耗。W/L RW/L R（KΩ） P (uW)L DCaverage1 205.0 58.52 102.5 117.13 68.4 175.44 51.3 233.95 41.0 292.76 34.2 350.8RLW/LRRL L積的硅區(qū)，則還需要在功耗和面積之間折中。10.解：K=K`(W/L)=40uA/V2 ∴KR=8V-1N N NLV<V

時，驅動管截止，V

=V=V

=5Vin T0

out

OH DD(VDD-VT0(VDD-VT0+1/KNRL)2-2VDD/KNRLOL DD T0 NL

=0.147VV=V+1/KR=0.925VIL T0 NLV=VIH T0

-1/KR=1.97V8VDD8VDD/3KNRL∴V=V-V=0.78VNML IL OLV=V-V=3.03VNMH OH IHVNML

過小，會導致識別輸入信號時發(fā)生錯誤。為得到較好的抗噪聲性能，較低的信號噪聲容限應至少為V的1/4，即V

=5V時取1.25V。DD DD(VDD-VT0+1/K(VDD-VT0+1/KNRL)2-2VDD/KNRLOL DD T0 NL代值解得KR=2NL∴V=V+1/KR=1.5VIL T0 NL8VDD8VDD/3KNRLIH T0

-1/KR=3.1VNL而V=V=5VOH DD∴V=V-V=0.9VNML IL OLV=V-V=1.9VNMH OH IH并且有源負載反相器電路比無源負載反相器有更好的整體性能。VSSVSSVDDVDDVVDDVin

Vout飽和增強型負載反相器只要求一個獨立的電源和相對簡單的制造工藝，并且VOH

限制在V-V。而線性增強型負載反相器的V=V，噪聲容限高，但需要使用兩個獨立的電源。DD TL OH DD由于二者的直流功耗較高，大規(guī)模的數(shù)字電路均不采用增強型負載nMOS反相器。14.VDDVDDDMLSMIVoutVin解：1）V=0時，M截止in IM：V=V=V-V

=V-VL DSL

GSL

out

DD OL∴V>V-V MDSL GSL TL LV=V=V-Vout OH DD TL2）V=V時，V=Vin DD out OLM：V=V=VI GSI in DDV=V=VDSI out OL∴V <V -VDSI GSI TIM非飽和導通II =K〔(V

-V)V-1/2V2〕DSI NI GSI TI DSI=K〔(V-V)V-1/2V

DSI2〕NI DD TI OL OLI=1/2K(V -V)2DSL NL GSL TL=1/2K(V-V-V)2NL DD∵I =I

OL TLDSI DSL∴V =g(V -V)/2gOL mL DD TL mI為使V→0，要求g

<<gOLgmL/gmI↓VoutgmL/gmI↓

mL mI0傳輸特性曲線如圖示：VoutVDD-VTL

VingmL(VDD-VTL)/2gmI0

Vin15.VDDVDDDMDSMEVoutVin解：1）V=0，M截止in EMV<0，V=0D TD∴V=V-V=V-V

GSD>V -VDSD DD out DD OL

GSD TDM始終飽和導通D∴V=V=V，改善了高電平傳輸特性out OH DD2）V=V，V=Vin DD out OLM：V=V=VE GSE in DDV=V=VDSE out OL∴V<V-VDSE GSE TEM非飽和導通II=K

〔(V

V

-1/2V2〕DSE NE

GSE

TE

DSE=K〔(V-V)V

-1/2V2〕NE DD TE OL OLI=1/2K(V -V)2DSD ND GSD TD=1/2KV2NDTD∵I =IDSI DSL∴V =V2K/2K(V -V) 低電平傳輸特性仍取決于兩管尺寸之比OL TD ND NE DD TE為使V→0，要求K

<<KOLVout

ND NEDDK /KDDK /K↓ND NE0 Vin傳輸特性曲線如圖示：VoutVDDV2K

/2K

-V)TD ND

NE

TE0 Vin答：耗盡型負載nMOSVTC噪聲容限，并且是單電源供電，整體的版圖面積也較小。另外，在CMOS盡型晶體管還能減少漏電流。

=V2K/2K(V

-V)=0.027VOL TD NDV =V=2V

NE DD TEOH DD答：CMOSNMOSPMOSCMOS

=0

=V=V=

時，NMOSin

OH

in DD導通，PMOSV=V=0。高低輸出電平理想，與兩管無關。out OLCMOS0VDD

時，NMOS和PMOS總是一個導通，一個截止，沒有從VDD

到V的直流通路，也沒有電流流入柵極，因而其SS靜態(tài)電流和功耗幾乎為0。這也是CMOS電路最大的特點。19.VDDMNMVDDMNMPVoutdV/dV=-1out inVDD Vin

outdV/dV=-1out in0 VinV VIL IH解：1）V=Vin ILM：V =V=VN GSNVDSN

in IL=Vout∴V>V-VDSN GSN TNM飽和導通NI =1/2K(V

-V)2DSN

N GSN TN=1/2K(V-V)2N IL TNM：-V =V -V=V -VP GSP DD-V =VDSP DD

in DD ILVout∴-V <-V

–(-V)DSPMP

GSP TPI=K〔(-V

|)(-V)-1/2(-V

)2〕DSP P =K〔(V-V

TP DSP-|V|)(V -

DSP)-1/2(V

-V)2〕P DD IL TP

DD

DD out∵I =I，對

微分，得：DSN DSPK〔(V-V

-|V

IL|)(-dV

)+(-1)(V

-V)-(V

V)

/dV)〕P DD IL =K(V-V)

out

DD

DD

out inN IL TN∵dV/dV=-1out in∴V=(2V+V-V

+K

)/(1+K 其中

=K/K2）V=V

out

DD RTN

R N Pin IHM：V =V=VN GSNVDSN∴V

in IH=Vout<V-VDSN GSN TNM非飽和導通NI=K〔(V

V

-1/2V2〕DSN N

GSN

TN

DSN=K〔(V-V)V-1/2V2〕N IH TNM：-V =V -V=

out

outP GSP DD-V =VDSP DD

in DD IHVout∴-V >-V

–(-V)DSPM飽和導通PI =1/2K

GSP TP-|V|)2DSP P GSP TP=1/2K(V-V

|)2P DD IH TP∵I =I，對

微分，得：DSN DSP IHK〔(V-V

)(dV

/dV

)+V

(dV

/dV

=K(V

-|V|)N IH TN

out

in

out

out

P DD IH TP∵dV/dV=-1out in∴V〔V+V +K

+V)〕/(1+K) 其中

=K/KIH DD TP

out TN

R N P解：Vin

=V，NMOS、PMOSMI =1/2μ

(W/L)

-V)2DSN

NOX

N GSN TN=1/2K(V-V)2N M TNI =1/2μ

(W/L)(-V -

|)2DSP POX P GSP TP=1/2K(V-V-|V|)2KRKR由I =I得：V=(V+V+VDSN DSP M DD TP

)/(1+

) 其中K=K/KKRKR當工藝確定，V、V、V、μ、μ均確定DD TN TP N P因而V取決于兩管的尺寸之比W/WM N P答：1）電子遷移率較大，是空穴遷移率的兩倍，即μ2μN P2）根據(jù)邏輯閾值與晶體管尺寸的關系V∝W/W，在V較大的取值范圍中，W〉W。22.解：K=K/K=2.5

M P N M P NR N PCMOS反相器的V=0V，V=V=3.3VOL OH DDV=(2V+V-V

+KV)/(1+K

-0.71IL out TP

RTN

outV =V

1/2K(V-V)2=K(V-

-|V

|)(V -V)-1/2(

-V)2〕in IL

N IL TN

DD IL

DD

DD out0.66V

2+0.05V -6.65=0out解得：V

out=3.14V ∴V=1.08Vout ILV=〔V+V +K(2V +V)〕/(1+K)=1.43

+1.17IH DD TP

out

R outV =V

時，有K〔(V

V)

-1/2V

〕=1/2K

-V-|V

|)2in IH

N IH

out

out

P DD IH TP2.61V

-2.04=0out

out=0.27V ∴V=1.55Vout IH∴V=V-V=1.08VNML IL OLV=V-V=1.75VNMH OH IH23.解：K=μC(W/L)/μC (W/L)=1.6R NOX N pOX P對于CMOS反相器而言，V=0V，V=V=3.3VOL OH DDV=(2V+V-V

+KV)/(1+K

-1.17IL out TP

RTN

out當V =Vin IL由I =I

時，NMOS飽和導通，PMOS非飽和導通得：DSN1/2K(V

DSP-

)2=K(V-

-|V

|)(V

-V)-1/2(V

-V)2〕N IL TN P

DD IL

DD

DD out2.04V

2+8.30V

-44.90=0out解得：Vout

out=3.077V ∴VIL

=1.2V同理，V

=〔V+V

+K

+V)〕/(1+K)=1.23

+1.37IH DD TP R

out

R out當V =Vin IH由I =I

時，PMOS飽和導通，NMOS非飽和導通得：DSN DSPK〔(V

V)

-1/2V

2〕=1/2K

-V-|V

|)2N IH

TN

out

P DD IH TP5.53V

-6.15=0out

out=0.24V ∴V=1.66Vout IHCMOS

=V-V

=1.2VNML IL OLV=V-V=1.64V邏輯閾值：V=(V+V+VKRKR

NMH OH IHKRKKRKRKRKRM DD TP TN

)/(1+ )KRKR即1.4=(3.3-0.7+0.6 )/KRKR解得：K=2.25RK=K/K=(μ

W/L)/(μ

W/L)R N P

NOXN

POXP P即2.25=60W/25W ∴W/W=0.9375N P N P2）VTN

、V在標稱值有正負15%的變化TP則V =0.51V V =0.69VTNmin TNmaxV =-0.805V V =-0.595VTPminV =(V+V +VKRMmin DD TPmin KR

TPmax

KRKR

KRKKRKRV =(V+V +VMmax DD TPmax TNmax∴VM

)/(1+

)=1.496VNMOSFETMOSFETE/RE/EE/D0NMOSFETPMOSFETCMOS反相器即屬于無比反相器，具有理想的輸入低電平0。CMOS0VDD

時，NMOS和PMOS總是一個導通、一個截止，沒有從V到VDD SS

的直流通路，也沒有電流流入柵極，功耗幾乎為0。動態(tài)功耗包括短路電流功耗和瞬態(tài)功耗。短路電流功耗是指輸入由0跳變到1或由10NMOSPMOSVDD

到V的電流通路。瞬態(tài)功SS耗是指電路開關動作時，對輸出端負載電容進行充放電引起的功耗。解：50%50%50%50%tPHLtPLH90%90%50% 10% 10%tftrintVoutt圖中，導通延遲時間為t，截止延遲時間為tPHL延遲時間t=(t+t)/2

PLHpd PHL PLH上升時間t=2C/K

K=μ

(W/L)r L NDD N NOX N下降時間t

=2C/K

K=μ

(W/L)f L PDD P POX P若希望t=t，則要求W=2Wr f P N第6章CMOS靜態(tài)邏輯門解：VDDVDDBA VDDVDDBVDDABFA BA B解：全加器的求和輸出SumCarryA、CSum=A⊕B⊕C=Carry(A+B+C)+ABCCarry=(A+B)C+ABVDDAABA B CCB CarryBVDDCAASumCAABBABA B CC解：標準反相器的導電因子為K=KN P邏輯門K=K=K`，K=K=K`N1 N2 N P1 P2 PA=B=0時，上拉管的等效導電因子K =K`/2effp PA=0，B=1或A=1，B=0時，下拉管的等效導電因子K =K`A=B=1時，下拉管的等效導電因子K =2K

effn Neffn在最壞的工作條件下，即12，應使K

N=K`=K

=K`/2=KK=K

2μ

(W/L)`=μ

(W/L)`

effn

N effp P PN P NOX N POX P∴W/W=2μ/μ=5P N N P為保證最壞工作條件下，各邏輯門的驅動能力與標準反相器的特性相同，要求P管的溝道長度比N管大5倍以上。解：VDDVDDBDCDCFAB標準反相器的導電因子為K=KN P邏輯門K

=K=K

=K=K

=K=K

=K=K`N1 N2

N3 N4

P1 P2

P4 PABCD=0時，上拉管的等效導電因子K =K`effp PAB、、D中有一個為1時，上拉管的等效導電因子K =2/3K`effp PAB中有一個為1且、D中有一個為1時，上拉管的等效導電因子K =K`/2ABCD=1

=K`

effp Peffn NAB、CD中有一個為1時，下拉管的等效導電因子K =K`/2effn N在最壞的工作條件下，即35，應使K =K`/2=K，K =K`/2=KK=K

即μ

(W/L)`=μ

(W/L)`

effn

N effp P PN P NOX N POX P∴W/W=μ/μ=2.5P N N P要求P管的尺寸比N管大2.5倍以上。答：CMOS0極擴散結漏電流。電容充放電引起的功耗兩部分。答：電路的功耗主要由動態(tài)功耗決定，而動態(tài)功耗取決于負載電容、電源電壓和時鐘頻7.解：г8г+10/3г)+（г+г)=9г+13/3г1 0 CR 0 CR 0 CRг=（4г+2г）+（2г+5/3г）=6г+11/3г2 0 CR 0 CR 0 CR因而第二種組合邏輯速度更快。第7章傳輸門邏輯一、填空1．（1） ，缺點： ；（2） ，缺點；（3） ，缺點： 。答案： NMOS傳輸門，不能正確傳輸高電平傳輸門，不能正確傳輸?shù)碗娖捷旈T，電路規(guī)模較大。傳輸門邏輯電路的振幅會由于 減小信號的 也較復雜在多段接續(xù)時一般要插。答案：閾值損失，傳輸延遲，反相器。一般的說，傳輸門邏輯電路適邏輯的電路。比如常用和。答案：異或，加法器，多路選擇器二、解答題分析下面?zhèn)鬏旈T電路的邏輯功能，并說明方塊標明的MOS答案：根據(jù)真值表可知，電路實現(xiàn)的是OUT=AB的與門邏輯，方塊標明的MOS管起到了電荷保持電路的功能。根據(jù)下面的電路回答問題：分析電路，說明電路的B區(qū)域完成的是什么功能，設計該部分電路是為了解決NMOS傳輸門電路的什么問題？答案：當傳輸高電平時，節(jié)點n1IV1P1VDDn1IV1平加在P1BNMOS平的問題。V/2DD路原理圖回答問題。電路的功能是什么？1）這個電路是一個NAND門（2）當A=B=V

xV=V-VDD器的靜態(tài)功耗。

X DD t212不同點。圖1 圖2答案：S作為控制電壓，由柵極輸入。當S為高電平時，I可以正常傳輸，而I不能穿過1 2MOS單元。反之，當S為低電平時，I可以正常傳輸，而I不能。由此可以看出，圖1電路2 1完成的是2輸入選擇器的功能。12217個晶體管單元，而圖2141根據(jù)下面的電路回答問題。B2.5V，C0VAaXOUTNMOSPMOSA點的輸入波形答案:X點的輸出波形 OUT點的輸出波形由此可以看出，NMOS傳輸門電路不能正確傳輸高電平，PMOS傳輸門電路不能正確傳輸?shù)碗娖?。寫出邏輯表達式C=A B的真值表，并根據(jù)真值表畫出基于傳輸門的電路原理圖答案：.以完成不同的邏輯功能，寫出它們的真值表，判斷實現(xiàn)的邏輯功能。圖1 圖2答案：圖1完成的是異或邏輯，圖2完成的是同或邏輯。分析下面的電路，根據(jù)真值表，判斷電路實現(xiàn)的邏輯功能。答案：根據(jù)真值表分析可知，電路實現(xiàn)的是OUT=ABC的功能。第8章動態(tài)邏輯電路一、填空對于一般的動態(tài)邏輯電路邏輯部分由輸出低電平的網(wǎng)組成輸出信號與電之間插入了柵控制極為時鐘信號的 ,邏輯網(wǎng)與地之間插入了柵控制極為時鐘信號的。答案：NMOS,PMOS,NOMS對于一個級聯(lián)的多米諾邏輯電路，在評估階段：對PDN網(wǎng)只允許有 跳變，對網(wǎng)只允許跳變，PDN與PDN相連或PUN與PUN相連時中間應接。答案：0? 1， 1? 0， 反相器二、解答題T/2。0->11->0述會發(fā)生什么并在電路的某處插入一個反向器修正這個問題。答案：如果輸入產(chǎn)生一個1->00->1將開始預充電到0T/2。這能夠使下一個PDN在Out1Out2拉低，Out2PDNOut2前插入這個反向器。32CMOS組合邏輯電路的特點。A 圖BA是CMOSB是CMOSNAND的邏輯功B個MOS4個MOSBNMOS即使用NMOS也使用PMOSNMOSPMOS，說明動態(tài)組合邏輯電路的速度高于靜態(tài)電路。其特點。OUT=ABMOS管M,這個MOS管起到了電荷保持電路的作用kp的問題。它的工作原理。答案：該電路可以完成NAND邏輯。與一般動態(tài)組合邏輯電路相比，它增加了一個MOS管M，kp它可以解決一般動態(tài)組合邏輯電路存在的電荷分配的問題。對于一般的動態(tài)組合邏輯電路在評估階段B=“L”,電荷OUT處A處的電荷分配整體的閾值下降可能導致OUTMOS管M導通，對CV。kp kp dd在評估階段，M截至，不影響電路的正常輸出。kp答案：動態(tài)組合邏輯電路中存在的常見的三種問題是電荷泄漏，電荷分配和時鐘饋通。MOS平。電荷分配產(chǎn)生的原因是電路中某些節(jié)點導通時各處存在的電容之間電荷的再分配導致電路閾值下降，影響輸入結果。解決辦法是在電路中對中間節(jié)點進行預充電。時鐘饋通產(chǎn)生的原因是預充電時時鐘輸入和動態(tài)輸出節(jié)點的電容耦合引起的況的發(fā)生。OUT的波形。答案：結合下面電路，說明動態(tài)組合邏輯電路的工作原理。2.2.答案：動態(tài)組合邏輯電路由輸出信號與電源之間插入的時鐘信號PMOS,NMOS邏輯網(wǎng)和邏輯網(wǎng)NMOS被拉置高電平。PMOD這時NOMSOUT被接到地，輸出低電平。否則，輸OUNMO與C同時導通時，OUT到地的通路，將輸出置為低電平。1.第9章觸發(fā)器1.3.NMOSPMOS3.或非門與非門有高電平閾值損失第一種加PMOS沒有有低電平閾值損失第一種加NMOS答案關鍵在于說明是正反饋的存儲機理省略在時鐘沿到來之前數(shù)據(jù)輸入端必須保持穩(wěn)定的時間在時鐘沿到來之后數(shù)據(jù)輸入端必須保持穩(wěn)定的時間21.時鐘沿與輸出端之間的延遲21.23.22.非理想時鐘所帶來的時鐘傾斜是根源（答對意思就給分）23.24.P管和N25.電壓傳輸特性曲線VTC類似于磁滯回線對變化緩慢的輸入信號輸出信號能快速響應施密特觸發(fā)器可以抑制噪聲26.反相器的閾值取決于P管和N管的尺寸之比。Vout為0時，相當于M4與M2并聯(lián)，為1時，相當于M3與M1并聯(lián)，從而相當于改變了兩管尺寸之比28.PMOS第10章邏輯功能部件1.1.2.3.見課件2.4.答案：C=AB+BC+ACO i iS=C(A+B+C)+ABCO i iABCiSCo答案：tadder

=(N-1)tcarry

+tsum減少延遲的方法：1、連接Cin的管子盡可能放在靠近門的輸出端；2、在這一加法器的進位鏈中可以利用加法器的反向特性來消除反向門。答案：答案：當sh0B3B2B1B0sh1B3B2B1B0A3A3A2A1；sh2B3B2B1B0sh3B3B2B1B0A3A3A3A3答案：當sh1B3B2B1B0sh1B3B2B1B0*A3A3A2；sh2B3B2B1B0sh2B3B2B1B0**A3A2；sh4B3B2B1B0sh4B3B2B1B0****第11章存儲器一、填空4MbSRAM[Hirose9032128Kb，由1024行和 列的陣列構成。行地址（ X、列地址（Y、和塊地址（Z）分為 、 、 位寬。答案：128,10,7,5。128Kb=128 ×1024b, 2X=1024，2Y=128，2Z=32X=10，Y=7，Z=5。對一個512×512的NOR 假設平均有50%的輸出是低電平有一已設計電路的靜電流大約等于0.21mA(輸出電壓為1.5V時)，則總靜態(tài)功耗為，就從計算得到的功耗看，這個電路設計的 “好”或“差。答案： 0.14W，差?？傡o態(tài)功耗為(512/2)×0.21mA×2.5V=0.14W，這樣的功耗在集成電路設計中與期望相差甚遠，所以這個電路設計不好。、和；答案：RAM，ROM；EPROM ，E2-、和；答案：RAM，ROM；EPROM ，E2-PROM FLASH二、解答題ROM放地址1，2和3處和數(shù)據(jù)值。并以字線WL[0]為例，說明原理。14×4ORROM答案：（：010（：100（：0103：000；工作原理：此電路工作時，四條字線只允許其中一條有效為高電平。以WL[0]為例WL[0]與位線BL[0]之間不存在任何實際的連接的值為低電平而與WL[0]的值無關。再看位線BL[1]，因為與BL[1]相連的NMOS通狀態(tài)，所以位線BL[1]被上拉為V-V，結果在位線BL[1。位線BL[2]和BL[3BL[0

DD Tn2×2的MOSORROM0100。并簡述工作原理。答案：一個2×2的MOSOR型ROM單元陣列如下圖：工作原理：此電路工作時，兩條字線只允許其中一條有效為高電平。以WL[0]為例WL[0]與位線BL[0BL[0]的值為低電平而與WL[0]的值無關。再看位線BL[1]，因為與BL[1]相連的NMOS通狀態(tài)，所以位線BL[1]被上拉為V-V，結果在位線BL[1]上形成了一個1。DD Tn2ROM0，1，23圖2一個4×4的NORROMAnswer（）101；（）011（101（0111；WLBL10接一個MOSGND。2×2MOSNORROM0，10101。并簡述工作原理。Answer:一個2×2的MOSNOR型ROM單元陣列如下圖：WLBL。0MOSGND。34×4NORROM0.25mCMOS1.5V2.5V1V。NMOS(W/L)=4/2。圖3一個4×4的NORROM答案：PMOS和NMOS在以上的偏置條件下速度達到飽和,由此可以確定(W/L)

k'

V

V

/2](1V)p(W/L)

nk'

DD TnV

DSATpV

DSATn/

nOLV

)] 對

=2.5V ，n p

Tp

DSATp

p OL DD DDV =1.5V求解，得到PMOS/NMOS的尺寸比為2.62,即所求的PMOS器件的尺寸OL(W/L)=5.24.p4ROM0，1，23圖4一個4×4的NANDROM（0010；（11002）010（）000；工作原理：此電路的一個基本特性是在下拉鏈中的所有晶體管都必須全部導通才能產(chǎn)0，。反之，如果交叉1。2×2MOSNANDROM0，11010。并簡述工作原理。答案：一個2×2的NANDROM工作原理：此電路的一個基本特性是在下拉鏈中的所有晶體管都必須全部導通才能產(chǎn)0，。反之，如果交叉1。預充電雖然在NORROMNANDROM請解釋這是為什么？答案：電荷分享是預充電NANDROM中要考慮的主要問題。可以在NANDROM中實現(xiàn)，但設計者必須極為小心。sram，flash memorydram答案：sram：靜態(tài)隨機存儲器，存取速度快，但容量小，掉電后數(shù)據(jù)會丟失，制造成本較高，通常用來作為快取(CACHE)記憶體使用.flash(REFRESHED)降低至無法有足夠的能量表現(xiàn)每一個記憶單位處于何種狀態(tài)。價格比sram便宜，但訪問速度較慢，耗電量較大，常用作計算機的內存使用。給出單管DRAMX波形和BL壓值。答案：單管DRAM原理圖和波形圖如圖５。圖５ 單管DRAM的原理圖和波形圖試問單管DRAM單元的讀出是不是破壞性的？怎樣補充這一不足？（選作）有什么辦提高refresh time？答案：單管DRAM因此為了使一次讀操作后再恢復它原來的值，單管DRAM提高refreshtime的方法有：降低溫度，增大電容存儲容量。給出三管DRAM的原理圖。并按圖中已給出的波形畫出X和BL1波形，并大致標出電值（選作）試問有什么辦法提高refresh time？答案：三管DRAM原理圖和波形圖如圖５。圖6三管DRAM的原理圖和波形圖提高refreshtime的方法有：降低溫度，增大電容存儲容量。1TDRAM1pF1.25V10Cs（50fF）1.9V0V4.8操作期間位線上的電壓擺幅。答案：V(0)1.2550fF60mV50fF1pFV(0)(1.91.25)50fF31mV50fF1pF給出一管單元DRAM答案：以下兩圖屬于同類型存儲器單元。試回答以下問題：：它們兩個都是哪一種類型存儲器單元？分別是什么類型的？：這兩種存儲單元有什么區(qū)別？分別簡述工作原理。（1）同屬于現(xiàn)場可編程RO（PRO（）為熔絲型PROM（）為PN結擊PROM（2）PROM(a)熔絲型PROM存儲單元是由晶體管的發(fā)射極連接一段鎳鉻熔絲組成。在正常的工作電流下，熔絲不(b)PN結擊穿PROM存儲單元是一雙背靠背連接的二極管跨接在對應的字線和位線的交叉“0畫出六管單元的SRAM答案：六管單元的SRAM讀過程：假設Q0QBM1M2截止。在讀BLBLVDDVDD－VTH。字線（WL）VDD，這將使存取M3，M4M3M1M2BLBL之間的電壓差提供給一上靈敏放大器，從而產(chǎn)生一個有效的電平輸出。讀周期完成時，字線（WL）返回0狀態(tài)，位線BLBL過程與此類似。BL或BLVDDBL”時BL應為低電平。這是通過寫電路實現(xiàn)的，也就是說BL，BLM1M5M3VDD。同時，M2M4BL程與此類似。第12章模擬集成電路基礎1.1的函數(shù)曲線。圖1.122VDS

VVb

就處于飽和狀態(tài)，則I

1D=2

C2CW2CWIn oxL D

WL

V 恒定GS TH所以g=m

IVDGS

= Cn

WV =L GS TH因此，gm

相對于VDS

保持恒定.VDS

VVb

時，晶體管處于三極管區(qū)，此時＝g ＝m VGS

Cn

WL

V GS TH DS

2DS＝C WVn oxL DSg相對于Vm DS

g隨Vm DS

變化如圖1.2所示。ggmVVb TH

VDS圖1.2因此，在放大應用時，我們通常使MOSFET工作于飽和區(qū)。2.如1.3所示，假V ＝0.6V,=0.4V12,而2 =0.7V。如

從－到0變化，畫出漏電流的曲線。

TH0 F X+1.2V+1.2VV解：如果VX

足夠負，由式子V VTH

TH

2V2VFSB2F

＝－VSB

x，M1的閾值電壓將超過1.2V,導致器件關斷。假設剛好關斷時V

的值為V

，此時1.2V=0.6+0.4

x x10.70.7V 0.7X1解之得，V ＝－4.76V。2x2由下式I=1

WV2FD 2 n oxL 2F21 C2

W

2V

2=n ox

L

TH0 F

可知，當V

VX1

0時，ID

1.4ID

隨V變化的特性。xIDV0V0x1x圖1.4L=LL=2LMOSFETI隨

變化的特性曲線。解：由式子I=1

W

1 1 D DSV 21V 知D 2 n oxL GS TH DS因為

，所以I1L1L

L1,當長度增加一倍所以I DS D DS的斜率將變?yōu)樵瓉淼?4IDI

隨V 變化的特性曲線如圖1.5所示。DSDVDS圖1.5有結果可以得到，若柵－源過驅動電壓給定，L越大，電流源越理想，但器件的電路能力減小。因此，也許需要按比例增大W。什么叫做亞閾值導電效應？并簡單畫出logI-VD GS

特性曲線。解：logID

平方律指數(shù)關系V VTH GS圖1.6在分析MOSFET時，我們一直假設：當VGS

下降到低于VTH

時器件會突然關斷。實際上，V VGS TH

VGS

<V ,ITH D也并非是無限小，而是與VGS

呈現(xiàn)指數(shù)關系。這種效應稱作“亞閾值導電當V 大于200mv左右時，這一效應可用公式為I＝

Vexp GS

,式中，>1,是一DS D 0 T個非理想因子，我們也稱器件工作在弱反型區(qū)。其特性曲線如圖1.6所示.1.7Mgg1m mb

隨偏置電流I的變化草圖。1X解：gm

IVDGS

圖1.7= Cn

WV =2CW2CWInoxL D知，gm

。而gI1I1

I＝VDBS

=g 2222VFSB

I1

減小也SB減小，gmb

增大。變化草圖如圖1.8所示。gmgmbI1圖1.81.9MVddI1VddI1M1VoutVin圖1.9解:V因為電流源I引入的阻抗為無窮大，增益受 M的輸出電阻限制：A 1 1 V

Vout ＝－inR CD n ox

WV L

r 。這叫做晶體管的“本征增益”，這個量代表用mo單個器件能得到的最大電壓增益CMOSgrmo

大約在10～30

gr。o比較工作在線性區(qū)和飽和區(qū)的MOSMOSMOS區(qū)。這個電路的主要缺點源于增益對Cp

b

THP

的依賴。因為Cp

和VTHP隨工藝和溫度的變化而變化，而且產(chǎn)生一個精確的V會增加電路的復雜性。b工作在飽和區(qū)的MOSMOS它的特點是當輸入和輸出電平發(fā)生變化但是工作在深線性區(qū)的MOSMOSMOS為負載時的共源級電路，前者V

out.

V DD

out.

V －VDD

。THP8．在圖L=200

=0.6V,2 =0.7V,F

C=50ox

1 和=0.4V12。

TH0計算Vin

時的

。outI用圖1.10（b）中的MML的最小1 2 2 2VddI1VddI1VoutM1Vin圖1.10（a） 圖1.10（b））對于M22

out

有關，我們做一個簡單的迭代。因為I =1C WV所以有

D 2 n Vin

LVout

GS 2TH

2IDCWDC1n oxL1我們先假設沒有體效應時，VTH

0.6V，代入上式中，得到V

out

＝0.153V?，F(xiàn)在考慮到體效應，計算新V 值為THV VTH

TH

其中2V2VFSB2F

＝VSB out得到VTH

＝0.635IV1

比原來增加了35m

out

應比原來減小35mv，即V 0.118V。（b）因為M2

的源漏電壓等于0.118V，所以只有當

V V 即GS TH2 DSV GS TH2

0.118V時，器件才處于飽和區(qū)。由式子

1D=2

C

WL

V TH

知，當電流為200A時，計算出WL2

283/0.5。11.11M50的傳輸線上。在圖中，傳輸線的另一端接一個50的電阻；在圖1V的另一端接一個共柵極。假設0。計算在低頻情況下，兩種接法的增益Vout。VddRdM1VddRdM1圖1.11（a）圖1.11（b）解：當M1

柵極加小信號時，漏電流的變化是g △Vm1 x

。這個電流在圖R中D抽取的，則電壓的變化為－R g △VD m1

；而在圖（b）中電流是從M2

中抽取的，產(chǎn)生的電壓擺幅仍為－R

△Vx

VVout

RD

g Vxm1 ＝R g D

D m1

Vxin什么是差動信號？簡單舉例說明利用差動信號的優(yōu)勢。小相等，極性相反。在差動信號中，中心電位稱為“共?！彪娖?。在圖1.12所示的電路中管的寬度是M的兩倍。計V

的偏置值相等時2 1的小信號增益。

in1

in2解：如果M

管和M管的柵極直流電位相等，則V

，且W=2W，所以由式子1 22I =1 2D n

WL

GS1V TH

GS2 2 1知I ＝2ID2 D1

2I3。ss2C2CWIn oxL D因此，由g m

IVDGS

=Cn

WV = 知L GS TH2CWInoxL32CWInoxL3ss2nCox2W2IL3ssm1所以， A1

m2 m1D2RD1g g 2gm1 m14＝3R

gD m11.131mAL＝1,225/0.5，V TH

Cn

=50A/V2，0

=3V。DDRss

上的壓降保持在0.5V，則輸入共模電壓應為多少？5RD

的值。解：（a）

＝ID1 D

＝I /2＝0.5V，則可得DV GS1

＝GS2

＋V ＝1.23V22ICnD1WoxL因此，V

in.CM

＝VGS1

＋0.5V＝1.73V。圖1.13每個晶體管的柵跨導為g m

IVDGS

= Cn

W L

V TH2CWIn oxL 2CWIn oxL D1要使增益為5，即RD

g＝5Rm

＝5/gm

＝3.16K1.14（a）VX

從一個大的正值下降時IX和V的草圖。BM0AM0ANBVx解：對于VX

V V N TH 2

圖1.14（a）M都處在飽和區(qū)，I＝3 X

且VREF B

VA X的下降，那一個晶體管首先進入線性區(qū)，M2

還是M3

？假設先M進入線性區(qū)。要使之成立，2VDS2

GS

保持恒定，I

也必須下降。這意味著當ID2

下降時VD3

GS3上升，如果M仍然處在飽和區(qū)的話，這是不可能發(fā)生的。因此，M首先進入線性區(qū)。3當V 下降到小V VX N TH

3時，M進入線性區(qū)，需要一個更大的柵源過驅動電壓以維持31.14（b）

開始下降，導致I 即IB D2

有少許下降。隨著V 與X

進一步下降，最終可得V<V－VB B A

，MTH2 2

進入線性區(qū)。此時，I 開始D2急劇下降。當VX

＝0時，IX

＝0且M2

與M工作在線性區(qū)。注意，隨著V 下降到3 XV VN TH3

在線性區(qū)會有下降，共源共柵的輸出阻抗將迅速減小。m3VBVBVGS3V VIXIREFNN TH3

VXV－V

V V VN TH3 X＋VA TH2 DS3圖1.14（b） 圖1.14（c）41.15M4解：因為I ＝

WLD2 REF 2 1I ＝ID2 D3

且I ＝I LLD4 D3 4 3所以I

＝

L

L，＝L

WL

。選擇合適的D4 REF

2 1 4 3和可以確定I

與ID4

之間或大或小的比率。1.16