【福師網(wǎng)考】福師大網(wǎng)考《數(shù)字邏輯》2023年復(fù)習(xí)題

隨著組態(tài)軟件的使用,樓宇監(jiān)控的手段更為先進(jìn)、直觀。

14.在建筑中,照明系統(tǒng)屬于弱電系統(tǒng)。

15.電氣原理圖可以表明電氣設(shè)備和器件的實(shí)際安裝位置和具體接線。

16.通常市電電源進(jìn)線電壓為3.8kV。

17.目前最常見的主結(jié)線方案就是雙電源帶自備發(fā)電機(jī)方案。

18.同時供電主結(jié)線方式設(shè)有聯(lián)絡(luò)開關(guān)。

18.同時供電主結(jié)線方式設(shè)有聯(lián)絡(luò)開關(guān)。19.中線和地線合在一起叫隨著組態(tài)軟件的使用,樓宇監(jiān)控的手段更為先進(jìn)、直觀。

14.在建筑中,照明系統(tǒng)屬于弱電系統(tǒng)。

15.電氣原理圖可以表明電氣設(shè)備和器件的實(shí)際安裝位置和具體接線。

16.通常市電電源進(jìn)線電壓為3.8kV。

17.目前最常見的主結(jié)線方案就是雙電源帶自備發(fā)電機(jī)方案。

18.同時供電主結(jié)線方式設(shè)有聯(lián)絡(luò)開關(guān)。

18.同時供電主結(jié)線方式設(shè)有聯(lián)絡(luò)開關(guān)。19.中線和地線合在一起叫《數(shù)字邏輯》考試大綱單項選擇題1、下列電路中屬于組合電路的是（D）(A)集成觸發(fā)器(B)多諧振蕩器(C)二進(jìn)制計數(shù)器(D)3—8譯碼器2、下列電路中只有一個穩(wěn)定狀態(tài)的是（C）(A)集成觸發(fā)器(B)施密特觸發(fā)器(C)單穩(wěn)態(tài)觸發(fā)器(D)多諧振蕩器3、用0，1兩個符號對100個信息進(jìn)行編碼，則至少需要（B）A、8位B、7位C、9位D、6位4、為產(chǎn)生周期性矩形波，應(yīng)當(dāng)選用（C）。(A)施密特觸發(fā)器(B)單穩(wěn)態(tài)觸發(fā)器(C)多諧振蕩器(D)譯碼器5、邏輯表達(dá)式Y(jié)=AB可以用(

C)實(shí)現(xiàn)。A.正或門

B.正非門

C.正與門

D.負(fù)或門6、在(A)的情況下，“或非”運(yùn)算的結(jié)果是邏輯1。

A．全部輸入是0

B.全部輸入是1

C.任一輸入為0，其他輸入為1

D.任一輸入為17、CMOS數(shù)字集成電路與TTL數(shù)字集成電路相比突出的優(yōu)點(diǎn)是(A)。A.微功耗

B.高速度

C.高抗干擾能力

D.電源范圍寬8、在下列邏輯電路中，不是組合邏輯電路的有(D)。A.譯碼器

B.編碼器

C.全加器

D.寄存器9、與二進(jìn)制數(shù)10101010相應(yīng)的十進(jìn)制數(shù)為（C）A．110 B．210 C．170D.16010、已知某電路的真值表如下表所示，則該電路的邏輯表達(dá)式為（C） A． B． C． D．ABCYABCY0000100000111011010011010111111111.為產(chǎn)生周期性矩形波，應(yīng)當(dāng)選用（C）A、施密特觸發(fā)器B、單穩(wěn)態(tài)觸發(fā)器C、多諧振蕩器D、譯碼器12、邏輯表達(dá)式Y(jié)=AB可以用(

C)實(shí)現(xiàn)A、正或門

B、正非門

C、正與門

D、負(fù)或門13、基本的邏輯運(yùn)算是（

C

）。A.異或

B.與非

C.與、或、非

D.或非14、三極管可作為無觸點(diǎn)開關(guān)用，當(dāng)它處于截止?fàn)顟B(tài)時，相當(dāng)于開關(guān)處于（

B

）。A.閉合狀態(tài)

B.斷開狀態(tài)

C.時斷時開

D.先斷后開15、只讀存儲器ROM在運(yùn)行時具有(A)功能。A.讀/無寫B(tài).無讀/寫

C.讀/寫

D.無讀/無寫16、4個邊沿JK觸發(fā)器,可以存儲(A)位二進(jìn)制數(shù)A． 4 B．8 C．1617、屬于組合邏輯電路的部件是（A）。A．編碼器 B．寄存器 C．觸發(fā)器 D．計數(shù)器18、T觸發(fā)器中，當(dāng)T=1時，觸發(fā)器實(shí)現(xiàn)（C）功能。A．置1 B．置0 C．計數(shù) D．保持19、格雷碼的特點(diǎn)是位置相鄰的數(shù)碼中只有（

A）。A、一位不同

B、二位不同

C、高位相同，其他全不同D、各位全不同20、下列電路中屬于組合邏輯電路的是（B）。A、同步D觸發(fā)器

B、譯碼器

C、寄存器

D、計數(shù)器21、一個數(shù)據(jù)選擇器的地址輸入端有3個時，最多可以有（C）個數(shù)據(jù)信號輸出。A．4 B．6 C．8 D．1622、用觸發(fā)器設(shè)計一個24進(jìn)制的計數(shù)器，至少需要(D)個觸發(fā)器。A．3 B．4 C．6 D．523、時序邏輯電路中一定是含（A）A．觸發(fā)器 B．組合邏輯電路 C.移位寄存器 D．譯碼器24、只讀存儲器ROM中的內(nèi)容，當(dāng)電源斷掉后又接通，存儲器中的內(nèi)容(D)。A、全部改變

B、全部為0

C、不可預(yù)料

D、保持不變25、設(shè)計一個把十進(jìn)制轉(zhuǎn)換成二進(jìn)制的編碼器，則輸入端數(shù)M和輸出端數(shù)N分別為（C） A．M=N=10 B．M=10，N=2 C．M=10，N=4 D．M=10，N=326、時序電路某一時刻的輸出狀態(tài)與該時刻之前的輸入信號（A）A、有關(guān)B、無關(guān)C、有時有關(guān)，有時無關(guān)D、以上都不對27、SR鎖存器是一種_______穩(wěn)態(tài)電路。（C）A.無 B.單C.雙 D.多28、一位8421BCD計數(shù)器，至少需要(B)個觸發(fā)器。A.3B.4C.5D.1029、邏輯函數(shù)F==(A)。A.B B.A C. D.30、五個D觸發(fā)器構(gòu)成環(huán)形計數(shù)器，其計數(shù)長度為（A）。A.5 B.10 C.25 D.3231、時序邏輯電路中一定是含（A） A、觸發(fā)器B、組合邏輯電路C、移位寄存器D、譯碼器32、同步時序電路和異步時序電路比較，其差異在于后者（B）。A、沒有觸發(fā)器B、沒有統(tǒng)一的時鐘脈沖控制C、沒有穩(wěn)定狀態(tài)D、輸出只與內(nèi)部狀態(tài)有關(guān)33、若在編碼器中有90個編碼對象，則要求輸出二進(jìn)制代碼位數(shù)為(C)位。A.5

B.6

C.7

D.8

34、數(shù)據(jù)選擇器，某瞬間在選擇變量作用下，從多路信號中選出（C

）。A.2路

B.全部

C.1路

D.4路35、八路數(shù)據(jù)分配器，其地址輸入端有(C)個。A.1

B.2

C.3

D.4

E.836、同步計數(shù)器和異步計數(shù)器比較，同步計數(shù)器的顯著優(yōu)點(diǎn)是(A)。A.工作速度高

B.觸發(fā)器利用率高

C.電路簡單

D.不受時鐘CP控制37、已知半加器的兩個輸入端，則其輸出端的狀態(tài)（B

）。A.00

B.01

C.10

D.1138、四變量的卡諾圖，每個小方格最多有（C

）相鄰小方格。A.2個

B.3個

C.4個

D.5個39、在下列邏輯電路中，不是組合邏輯電路的有(D)。A.譯碼器

B.編碼器

C.全加器

D.計數(shù)器40、T觸發(fā)器中，當(dāng)T=1時，觸發(fā)器實(shí)現(xiàn)（C）功能。A．置1 B．置0 C．計數(shù) D．保持二、判斷題1、若兩個函數(shù)具有相同的真值表，則兩個邏輯函數(shù)必然相等。（√）2、TTLOC門（集電極開路門）的輸出端可以直接相連，實(shí)現(xiàn)線與。（√）3、共陰接法的七段顯示器，要用有效輸出為高電平的顯示譯碼器來驅(qū)動。（√）4、二進(jìn)制譯碼器相當(dāng)于是一個最小項發(fā)生器，可以用其實(shí)現(xiàn)組合邏輯電路。（√）5、異步時序電路的各級觸發(fā)器類型不同。（×）6、同步二進(jìn)制計數(shù)器的電路比異步二進(jìn)制計數(shù)器復(fù)雜，所以實(shí)際應(yīng)用中較少使用同步二進(jìn)制計數(shù)器。（×）7、TTL電路可直接驅(qū)動CMOS電路。（×）8、為了表示104個信息，需7位二進(jìn)制編碼（√）9、JK觸發(fā)器外和T觸發(fā)器都可實(shí)現(xiàn)翻轉(zhuǎn)功能（√）10、用卡諾圖化簡邏輯函數(shù)時，合并相鄰項的個數(shù)為偶數(shù)個最小項（×）11、編碼與譯碼是互逆的過程。（√

）12、時序電路不含有記憶功能的器件。（×

）13、計數(shù)器的核心元件是觸發(fā)器。（√

）14、門電路是時序邏輯電路的基本邏輯單元（×）15、同步時序電路具有統(tǒng)一的時鐘CP控制。（

√）16、計數(shù)器的模是指構(gòu)成計數(shù)器的觸發(fā)器的個數(shù)。（×

）17、CMOS電路可直接驅(qū)動TTL電路。（√

）18、一個真值表可能對應(yīng)多個邏輯函數(shù)表達(dá)式(√)19、門電路多余輸入端的處理方法是:與門的多余端上拉到電源或多并接；或門的多余端接地(√）20、占空比等于脈沖寬度除于周期（√）21、上升時間和下降時間越長，器件速度越慢（√）22、計算機(jī)主機(jī)與鼠標(biāo)是并行通信（×）23、組合邏輯電路中產(chǎn)生競爭冒險的主要原因是輸入信號受到尖峰干擾。（×）24、計數(shù)器的模是指構(gòu)成計數(shù)器的觸發(fā)器的個數(shù)。（×

）25、在決定一事件結(jié)果的所有條件中要求所有的條件同時滿足時結(jié)果就發(fā)生，這種條件和結(jié)果的邏輯關(guān)系是與（√）26、若兩個函數(shù)具有不同的邏輯函數(shù)式，則兩個邏輯函數(shù)必然不相等。（

×）27、若兩個函數(shù)具有相同的真值表，則兩個邏輯函數(shù)必然相等。（√

）28、TTLOC門（集電極開路門）的輸出端可以直接相連，實(shí)現(xiàn)線與。（√）

29、D/A轉(zhuǎn)換器的位數(shù)越多，能夠分辨的最小輸出電壓變化量就越小,輸出電壓越精確。（√）30、組合邏輯電路的輸出信號僅取決于當(dāng)時的輸入信號（√）31、BCD碼能表示0至15之間的任意整數(shù)（×）32、余3碼是有權(quán)碼（×）33、數(shù)據(jù)選擇器具有多個數(shù)據(jù)輸入通道（√）三、填空題1、如用0V表示邏輯1，-10V表示邏輯0，這屬于正邏輯。2、對160個符號進(jìn)行二進(jìn)制編碼，則至少需要8位二進(jìn)制數(shù)。3、使用與非門時多余的輸入端應(yīng)接高電平，或非門多余的輸入端應(yīng)接低電平。4、二進(jìn)制碼11011010表示的十進(jìn)制數(shù)為218，十六進(jìn)制為DA。5、在數(shù)字電路中三極管工作在0和1狀態(tài)，所以數(shù)字電路只有兩個狀態(tài)。6、A=(-59)10，A的原碼是1111011，補(bǔ)碼是1000101。7、T觸發(fā)器是由JK觸發(fā)器的數(shù)據(jù)輸入端短接而成。8、如果對72個符號進(jìn)行二進(jìn)制編碼，則至少要7位二進(jìn)制代碼。9、按邏輯功能分類，觸發(fā)器可分為__RS___、__D__、__JK__、_T_等四種類型。10、邏輯代數(shù)中的三種基本邏輯運(yùn)算是與、或、非。11、邏輯電路可以分為組合邏輯電路和時序邏輯電路。12、數(shù)字電路的基本單元電路是門電路和觸發(fā)器。13、按照使用功能來分，半導(dǎo)體存儲器可分為RAM和ROM。14、一個JK觸發(fā)器有2個穩(wěn)態(tài)，它可存儲1位二進(jìn)制數(shù)。15、存儲容量為4K×8位的RAM存儲器，其地址線為12條、數(shù)據(jù)線為8條。16、1個觸發(fā)器可以存放1位二進(jìn)制數(shù)，它具有記憶功能。17、時序邏輯電路中一定是含觸發(fā)器。18、若一個邏輯函數(shù)由三個變量組成，則最小項共有8。19、邏輯符號如圖一所示，當(dāng)輸入，輸入B為方波時，則輸出F應(yīng)為方波。圖一圖一20、時序電路可分為同步時序邏輯電路和異步時序邏輯電路兩種工作方式。21、欲構(gòu)成能記最大十進(jìn)制數(shù)為999的計數(shù)器，至少需要三片十進(jìn)制加數(shù)器或三片4位二進(jìn)制加法計數(shù)器芯片。22、存儲器以字為單位組織內(nèi)部結(jié)構(gòu)，1個字含有若干個存儲單元。23、正邏輯的與門等效于負(fù)邏輯的或門24、施密特觸發(fā)器有2個穩(wěn)定狀態(tài).，多諧振蕩器有0個穩(wěn)定狀態(tài)。25、–81和+81的8位二進(jìn)制補(bǔ)碼分別為:10101111和

0101000126、施密特觸發(fā)器可用于波形變換、波形整形與抗干擾、幅度鑒別等27、三態(tài)門的輸出狀態(tài)有1、0、高阻態(tài)三種狀態(tài)。四、簡答題1、寫出圖中電路的邏輯表達(dá)式（每小題5分，共10分）（1）