QUARTUS開發(fā)流程介紹(培訓(xùn))_第1頁
QUARTUS開發(fā)流程介紹(培訓(xùn))_第2頁
QUARTUS開發(fā)流程介紹(培訓(xùn))_第3頁
QUARTUS開發(fā)流程介紹(培訓(xùn))_第4頁
QUARTUS開發(fā)流程介紹(培訓(xùn))_第5頁
已閱讀5頁，還剩19頁未讀， 繼續(xù)免費(fèi)閱讀

下載本文檔

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請進(jìn)行舉報或認(rèn)領(lǐng)

文檔簡介

QUARTUS開發(fā)流程介紹

1.設(shè)計輸入

2.約束輸入

3.編譯選項(xiàng)設(shè)置

4.編譯方式

5.編譯報告

6.QSYS組件

7.仿真

8.文件燒入

9.學(xué)習(xí)途徑

10.討論1.設(shè)計輸入設(shè)計輸入主要有以下兩種：硬件描述語言（verilogHDL;VHDL）圖形文件（BlockDiagram/SchematicFile）1.設(shè)計輸入BDF文件Verilog文件2.約束輸入——器件設(shè)置選擇所使用的器件型號：2.約束輸入——器件設(shè)置由于使用的配置芯片不是官方認(rèn)證的EPCS，所以配置管腳需進(jìn)行如下設(shè)置：2.約束輸入——管腳約束方式一：PinPlanner2.約束輸入——管腳約束方式二：TCL腳本注意特殊功能管腳的分配，如時鐘、復(fù)位等2.約束輸入——時序約束時序約束：sdc文件2.約束輸入——時序約束PLL的輸出時序也可進(jìn)行設(shè)置，尤其是當(dāng)外部有SDRAM時。3.編譯選項(xiàng)設(shè)置

不同的選項(xiàng)設(shè)置會導(dǎo)致不同的編譯結(jié)果及編譯時間3.編譯選項(xiàng)設(shè)置

TOOLS中的Advisor可提供設(shè)置推薦參考：4.編譯方式

除傳統(tǒng)的編譯方式外還提供漸進(jìn)式編譯：4.編譯方式

Smart編譯不用每次從頭編譯從而節(jié)省編譯時間5.編譯報告——資源使用

如果資源裕量不足則需優(yōu)化或跟換器件型號5.編譯報告——時序逼近

如果時序不滿足設(shè)計要求，則需返回至設(shè)計階段直至滿足為止6.QSYS組件7.仿真

8.文件燒入——方法1使用FlashProgrammer工具燒入，把quartus工程SOF文件以及軟件NIOS工程ELF文件都加入。8.文件燒入——方法2將SOF、ELF文件合并成一個.hex文件8.文件燒入——方法2將.hex文件轉(zhuǎn)換成JIC文件后，直接用quartus自帶的Programmer通過JTAG下載至配置芯片。9.學(xué)習(xí)途徑Altera中文論壇/index.aspxAltera知識庫/support/kdb/kdb-index.jsp在線培訓(xùn)

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫網(wǎng)僅提供信息存儲空間，僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時也不承擔(dān)用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

最新文檔

評論

0/150

提交評論