常用組合邏輯部件

常用組合邏輯部件第一頁(yè)，共八十六頁(yè)，2022年，8月28日第5章常用組合邏輯部件5.1加法器5.2數(shù)值比較器5.3編碼器5.4譯碼器5.5數(shù)據(jù)選擇器5.6數(shù)據(jù)分配器退出第二頁(yè)，共八十六頁(yè)，2022年，8月28日5.1加法器第三頁(yè)，共八十六頁(yè)，2022年，8月28日1、半加器5.1.1半加器和全加器能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進(jìn)位第四頁(yè)，共八十六頁(yè)，2022年，8月28日2、全加器能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來(lái)的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。Ai、Bi：加數(shù)，Ci-1：低位來(lái)的進(jìn)位，Si：本位的和，Ci：向高位的進(jìn)位。第五頁(yè)，共八十六頁(yè)，2022年，8月28日全加器的邏輯圖和邏輯符號(hào)第六頁(yè)，共八十六頁(yè)，2022年，8月28日

用與門(mén)和或門(mén)實(shí)現(xiàn)第七頁(yè)，共八十六頁(yè)，2022年，8月28日

用與或非門(mén)實(shí)現(xiàn)先求Si和Ci。為此，合并值為0的最小項(xiàng)。再取反，得：第八頁(yè)，共八十六頁(yè)，2022年，8月28日第九頁(yè)，共八十六頁(yè)，2022年，8月28日實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。1、串行進(jìn)位加法器5.1.2加法器構(gòu)成：把n位全加器串聯(lián)起來(lái)，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。特點(diǎn)：進(jìn)位信號(hào)是由低位向高位逐級(jí)傳遞的，速度不高。第十頁(yè)，共八十六頁(yè)，2022年，8月28日2、并行進(jìn)位加法器（超前進(jìn)位加法器）進(jìn)位生成項(xiàng)進(jìn)位傳遞條件進(jìn)位表達(dá)式和表達(dá)式4位超前進(jìn)位加法器遞推公式第十一頁(yè)，共八十六頁(yè)，2022年，8月28日超前進(jìn)位發(fā)生器第十二頁(yè)，共八十六頁(yè)，2022年，8月28日加法器的級(jí)連集成二進(jìn)制4位超前進(jìn)位加法器第十三頁(yè)，共八十六頁(yè)，2022年，8月28日5.1.3加法器的應(yīng)用1、8421BCD碼轉(zhuǎn)換為余3碼BCD碼+0011=余3碼2、二進(jìn)制并行加法/減法器C0-1＝0時(shí)，B0=B，電路執(zhí)行A+B運(yùn)算；當(dāng)C0-1＝1時(shí)，B1=B，電路執(zhí)行A－B=A+B運(yùn)算。第十四頁(yè)，共八十六頁(yè)，2022年，8月28日3、二-十進(jìn)制加法器修正條件第十五頁(yè)，共八十六頁(yè)，2022年，8月28日5.2數(shù)值比較器第十六頁(yè)，共八十六頁(yè)，2022年，8月28日用來(lái)完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡(jiǎn)稱比較器。5.2.11位數(shù)值比較器設(shè)A＞B時(shí)L1＝1；A＜B時(shí)L2＝1；A＝B時(shí)L3＝1。得1位數(shù)值比較器的真值表。第十七頁(yè)，共八十六頁(yè)，2022年，8月28日邏輯表達(dá)式邏輯圖第十八頁(yè)，共八十六頁(yè)，2022年，8月28日5.2.24位數(shù)值比較器第十九頁(yè)，共八十六頁(yè)，2022年，8月28日真值表中的輸入變量包括A3與B3、A2與B2、A1與B1

、A0與B0和A＇與B＇的比較結(jié)果，A＇>B＇、A＇<B＇和A＇=B＇。A＇與B＇是另外兩個(gè)低位數(shù)，設(shè)置低位數(shù)比較結(jié)果輸入端，是為了能與其它數(shù)值比較器連接，以便組成更多位數(shù)的數(shù)值比較器；3個(gè)輸出信號(hào)L1(A＞B)、L2(A＜B)、和L3(A＝B)分別表示本級(jí)的比較結(jié)果。第二十頁(yè)，共八十六頁(yè)，2022年，8月28日邏輯圖第二十一頁(yè)，共八十六頁(yè)，2022年，8月28日5.2.3比較器的級(jí)聯(lián)集成數(shù)值比較器第二十二頁(yè)，共八十六頁(yè)，2022年，8月28日串聯(lián)擴(kuò)展TTL電路：最低4位的級(jí)聯(lián)輸入端A＇>B＇、

A＇<B＇和A＇=B＇必須預(yù)先分別預(yù)置為0、0、1。CMOS電路：各級(jí)的級(jí)聯(lián)輸入端A＇>B＇必須預(yù)先預(yù)置為0

，最低4位的級(jí)聯(lián)輸入端A＇<B＇和A＇=B＇必須預(yù)先預(yù)置為0、1。第二十三頁(yè)，共八十六頁(yè)，2022年，8月28日并聯(lián)擴(kuò)展第二十四頁(yè)，共八十六頁(yè)，2022年，8月28日5.3編碼器第二十五頁(yè)，共八十六頁(yè)，2022年，8月28日實(shí)現(xiàn)編碼操作的電路稱為編碼器。5.3.1二進(jìn)制編碼器1、3位二進(jìn)制編碼器輸入8個(gè)互斥的信號(hào)輸出3位二進(jìn)制代碼真值表第二十六頁(yè)，共八十六頁(yè)，2022年，8月28日邏輯表達(dá)式邏輯圖第二十七頁(yè)，共八十六頁(yè)，2022年，8月28日2、3位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級(jí)別高的信號(hào)排斥級(jí)別低的，即具有單方面排斥的特性。設(shè)I7的優(yōu)先級(jí)別最高，I6次之，依此類(lèi)推，I0最低。真值表第二十八頁(yè)，共八十六頁(yè)，2022年，8月28日邏輯表達(dá)式第二十九頁(yè)，共八十六頁(yè)，2022年，8月28日邏輯圖8線-3線優(yōu)先編碼器如果要求輸出、輸入均為反變量，則只要在圖中的每一個(gè)輸出端和輸入端都加上反相器就可以了。第三十頁(yè)，共八十六頁(yè)，2022年，8月28日3、集成3位二進(jìn)制優(yōu)先編碼器ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實(shí)現(xiàn)多級(jí)編碼器之間的優(yōu)先級(jí)別的控制。YEX為擴(kuò)展輸出端，是控制標(biāo)志。YEX

＝0表示是編碼輸出；YEX

＝1表示不是編碼輸出。集成3位二進(jìn)制優(yōu)先編碼器74LS148第三十一頁(yè)，共八十六頁(yè)，2022年，8月28日集成3位二進(jìn)制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效第三十二頁(yè)，共八十六頁(yè)，2022年，8月28日集成3位二進(jìn)制優(yōu)先編碼器74LS148的級(jí)聯(lián)16線-4線優(yōu)先編碼器第三十三頁(yè)，共八十六頁(yè)，2022年，8月28日5.3.2二-十進(jìn)制編碼器1、8421BCD碼編碼器輸入10個(gè)互斥的數(shù)碼輸出4位二進(jìn)制代碼真值表第三十四頁(yè)，共八十六頁(yè)，2022年，8月28日邏輯表達(dá)式邏輯圖第三十五頁(yè)，共八十六頁(yè)，2022年，8月28日2、8421BCD碼優(yōu)先編碼器真值表第三十六頁(yè)，共八十六頁(yè)，2022年，8月28日邏輯表達(dá)式第三十七頁(yè)，共八十六頁(yè)，2022年，8月28日邏輯圖第三十八頁(yè)，共八十六頁(yè)，2022年，8月28日3、集成10線-4線優(yōu)先編碼器第三十九頁(yè)，共八十六頁(yè)，2022年，8月28日5.4譯碼器第四十頁(yè)，共八十六頁(yè)，2022年，8月28日把代碼狀態(tài)的特定含義翻譯出來(lái)的過(guò)程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。5.4.1二進(jìn)制譯碼器設(shè)二進(jìn)制譯碼器的輸入端為n個(gè)，則輸出端為2n個(gè)，且對(duì)應(yīng)于輸入代碼的每一種狀態(tài)，2n個(gè)輸出中只有一個(gè)為1（或?yàn)?），其余全為0（或?yàn)?）。二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。第四十一頁(yè)，共八十六頁(yè)，2022年，8月28日1、3位二進(jìn)制譯碼器真值表輸入：3位二進(jìn)制代碼輸出：8個(gè)互斥的信號(hào)第四十二頁(yè)，共八十六頁(yè)，2022年，8月28日邏輯表達(dá)式邏輯圖電路特點(diǎn)：與門(mén)組成的陣列第四十三頁(yè)，共八十六頁(yè)，2022年，8月28日2、集成二進(jìn)制譯碼器74LS138A2、A1、A0為二進(jìn)制譯碼輸入端，為譯碼輸出端（低電平有效），G1、、為選通控制端。當(dāng)G1＝1、時(shí)，譯碼器處于工作狀態(tài)；當(dāng)G1＝0、時(shí)，譯碼器處于禁止?fàn)顟B(tài)。第四十四頁(yè)，共八十六頁(yè)，2022年，8月28日真值表輸入：自然二進(jìn)制碼輸出：低電平有效第四十五頁(yè)，共八十六頁(yè)，2022年，8月28日3、74LS138的級(jí)聯(lián)第四十六頁(yè)，共八十六頁(yè)，2022年，8月28日二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個(gè)十進(jìn)制數(shù)字相對(duì)應(yīng)的10個(gè)信號(hào)，用Y9～Y0表示。由于二-十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。5.4.2二-十進(jìn)制譯碼器1、8421BCD碼譯碼器

把二-十進(jìn)制代碼翻譯成10個(gè)十進(jìn)制數(shù)字信號(hào)的電路，稱為二-十進(jìn)制譯碼器。第四十七頁(yè)，共八十六頁(yè)，2022年，8月28日真值表第四十八頁(yè)，共八十六頁(yè)，2022年，8月28日邏輯表達(dá)式邏輯圖第四十九頁(yè)，共八十六頁(yè)，2022年，8月28日將與門(mén)換成與非門(mén)，則輸出為反變量，即為低電平有效。第五十頁(yè)，共八十六頁(yè)，2022年，8月28日２、集成8421BCD碼譯碼器74LS42第五十一頁(yè)，共八十六頁(yè)，2022年，8月28日5.4.3顯示譯碼器1、數(shù)碼顯示器

用來(lái)驅(qū)動(dòng)各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號(hào)翻譯成人們習(xí)慣的形式直觀地顯示出來(lái)的電路，稱為顯示譯碼器。第五十二頁(yè)，共八十六頁(yè)，2022年，8月28日第五十三頁(yè)，共八十六頁(yè)，2022年，8月28日b=c=f=g=1，a=d=e=0時(shí)c=d=e=f=g=1，a=b=0時(shí)共陰極第五十四頁(yè)，共八十六頁(yè)，2022年，8月28日2、顯示譯碼器真值表僅適用于共陰極LED真值表第五十五頁(yè)，共八十六頁(yè)，2022年，8月28日a的卡諾圖第五十六頁(yè)，共八十六頁(yè)，2022年，8月28日b的卡諾圖c的卡諾圖第五十七頁(yè)，共八十六頁(yè)，2022年，8月28日d的卡諾圖e的卡諾圖第五十八頁(yè)，共八十六頁(yè)，2022年，8月28日f(shuō)的卡諾圖g的卡諾圖第五十九頁(yè)，共八十六頁(yè)，2022年，8月28日邏輯表達(dá)式第六十頁(yè)，共八十六頁(yè)，2022年，8月28日邏輯圖第六十一頁(yè)，共八十六頁(yè)，2022年，8月28日2、集成顯示譯碼器74LS48引腳排列圖第六十二頁(yè)，共八十六頁(yè)，2022年，8月28日功能表第六十三頁(yè)，共八十六頁(yè)，2022年，8月28日輔助端功能第六十四頁(yè)，共八十六頁(yè)，2022年，8月28日5.4.4譯碼器的應(yīng)用1、用二進(jìn)制譯碼器實(shí)現(xiàn)邏輯函數(shù)②畫(huà)出用二進(jìn)制譯碼器和與非門(mén)實(shí)現(xiàn)這些函數(shù)的接線圖。①寫(xiě)出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非-與非形式。第六十五頁(yè)，共八十六頁(yè)，2022年，8月28日2、用二進(jìn)制譯碼器實(shí)現(xiàn)碼制變換十進(jìn)制碼8421碼第六十六頁(yè)，共八十六頁(yè)，2022年，8月28日十進(jìn)制碼余3碼第六十七頁(yè)，共八十六頁(yè)，2022年，8月28日十進(jìn)制碼2421碼第六十八頁(yè)，共八十六頁(yè)，2022年，8月28日3、數(shù)碼顯示電路的動(dòng)態(tài)滅零第六十九頁(yè)，共八十六頁(yè)，2022年，8月28日5.5數(shù)據(jù)選擇器第七十頁(yè)，共八十六頁(yè)，2022年，8月28日5.5.14選1數(shù)據(jù)選擇器真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)由地址碼決定從４路輸入中選擇哪１路輸出。第七十一頁(yè)，共八十六頁(yè)，2022年，8月28日邏輯圖第七十二頁(yè)，共八十六頁(yè)，2022年，8月28日5.5.2集成數(shù)據(jù)選擇器集成雙4選1數(shù)據(jù)選擇器74LS153選通控制端S為低電平有效，即S=0時(shí)芯片被選中，處于工作狀態(tài)；S=1時(shí)芯片被禁止，Y≡0。第七十三頁(yè)，共八十六頁(yè)，2022年，8月28日集成8選1數(shù)據(jù)選擇器74LS151第七十四頁(yè)，共八十六頁(yè)，2022年，8月28日74LS151的真值表第七十五頁(yè)，共八十六頁(yè)，2022年，8月28日數(shù)據(jù)選擇器的擴(kuò)展第七十六頁(yè)，共八十六頁(yè)，2022年，8月28日5.5.3用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)基本原理數(shù)據(jù)選擇器的主要特點(diǎn)：（1）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：（2）提供了地址變量的全部最小項(xiàng)。（3）一般情況下，Di可以當(dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來(lái)選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。第七十七頁(yè)，共八十六頁(yè)，2022年，8月28日基本步驟確定數(shù)據(jù)選擇器確定地址變量21n個(gè)地址變量的數(shù)據(jù)選擇器，不需要增加門(mén)電路，最多可實(shí)現(xiàn)n＋1個(gè)變量的函數(shù)。3個(gè)變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)1選用74LS153274LS153有兩個(gè)地址變量。第七十八頁(yè)，共八十六頁(yè)，2022年