第2章大規(guī)?？删幊踢壿嬈骷?/h1>

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一、本章提要：1、介紹了PLD的發(fā)展過程、PLD的種類及分類方法；2、常用FPGA和CPLD的系列、品種、性能測試、標(biāo)識；3、介紹了FPGA和CPLD開發(fā)應(yīng)用中的選擇方法。

第二章大規(guī)?？删幊踢壿嬈骷?二、教學(xué)重點(diǎn)及難點(diǎn)：了解CPLD和FPGA的結(jié)構(gòu)差異三、學(xué)習(xí)要求：1、掌握：

如何區(qū)分選擇CPLD和FPGA；PLD的種類及分類方法2、了解：

PLD的發(fā)展過程23相關(guān)專業(yè)名詞4

傳統(tǒng)數(shù)字系統(tǒng)

由固定功能標(biāo)準(zhǔn)集成電路74/54系列、4000、4500系列構(gòu)成。設(shè)計無靈活性,芯片種類多，數(shù)目大。

現(xiàn)代數(shù)字系統(tǒng)

僅由三種標(biāo)準(zhǔn)積木塊：微處理器、存貯器和PLD構(gòu)成。即CPU+RAM+PLD模式。PLD的設(shè)計是其核心?？删幊踢壿嬈骷篜LD--ProgrammableLogicDevices用戶構(gòu)造邏輯功能。580年代初：Lattice公司推出GAL_GenericArrayLogic(第二代）；§2.1可編程邏輯器件概述一、PLD的發(fā)展進(jìn)程70年代初：PROM、

PLA_ProgrammableLogicArray

（第一代）；70年代末：AMD公司推出PAL_ProgrammableArrayLogic690年代初：

Lattice公司提出ISP

InSystemProgramming，推出ispLSI。80年代中：

Xilinx公司推出FPGA

Field

ProgrammableGatesArray；

Altera公司推出EPLD

Erasable

ProgrammableLogicDevice；近年P(guān)LD的發(fā)展：密度：單片已達(dá)1000萬系統(tǒng)門速度：達(dá)420MHz以上線寬：已達(dá)90nm，屬甚深亞微米技術(shù)（VDSM—VeryDeepSubMicrometer）7高集成度；高速度；高可靠；在系統(tǒng)可編程。

PLD已占整個IC產(chǎn)值的40%以上。PLD的產(chǎn)量、集成度每年增加35%，成本降低40%。二、PLD產(chǎn)品的特點(diǎn)：8Altera產(chǎn)品系列主要性能9Altera公司千萬門級的FPGA(SOC):Stratix10

Xilinx產(chǎn)品系列主要性能11Xilinx公司千萬門級的FPGA(SOC):Virtex-IIPro12Lattice產(chǎn)品系列主要性能13（1）產(chǎn)品系列代碼：如ALTERA公司的FLEX器件系列代碼為EPF。（2）品種代碼：如ALTERA公司的EPF10K，10K即是其品種代碼。（3）特征代碼：即集成度，CPLD產(chǎn)品一般以邏輯宏單元數(shù)描述，而FPGA一般以有效邏輯門來描述。如ALTERA公司的EPF10K10中后一個10，代表典型產(chǎn)品集成度是10K。

（4）封裝代碼：如ALTERA公司的EPM7128SLC84中的LC，表示采用PCC封裝。CPLD/FPGA產(chǎn)品型號標(biāo)識通常由以下幾個部分組成：14

（5）參數(shù)說明：如ALTERA公司的EPM7128SLC84中的LC84－15,84代表有84個引腳，15代表速度等級為15ns。（6）改進(jìn)型描述：改進(jìn)型號一般在原型號后用字母A、B、C表示，有些具有特定含義，如D表示低成本型、E表示增強(qiáng)型、L表示低功耗型、H表示高引腳型、X表示擴(kuò)展型等。（7）適用的環(huán)境描述：C表示商用級（0°C－85°C），I表示工業(yè)級（－40°C－100°C），M表示軍工級（－55°C－125°C）。15

例：

Xilinx器件的標(biāo)識方法是：器件型號+封裝形式+封裝引腳數(shù)+速度等級+環(huán)境溫度。如

XC3164

PC

84-4

C

的含義如下：第1項(xiàng)：XC3164表示器件型號。第2項(xiàng)：PC表示器件的封裝形式，主要:PLCC(PlasticLeadedChipCarrier，塑料方形扁平封裝)PQFP(PlasticQuadFlatPack，塑料四方扁平封裝)TQFP(ThinQuadFlatPack，四方薄扁形封裝)RQFP(PowerQuadFlatPack,大功率四方扁平封裝)BGA(BalGridArray(Package)，球形網(wǎng)狀陣列(封裝))PGA(CeramicPinGridArray(Package)，陶瓷網(wǎng)狀直插陣列(封裝)等形式。16

第3項(xiàng)：84表示封裝引腳數(shù)。一般有44、68、84、100、144、160、208、240等數(shù)種，常用的器件封裝引腳數(shù)有44、68、84、100、144、160等，最大的達(dá)596個引腳。而最大用戶I/O是指相應(yīng)器件中用戶可利用的最大輸入/輸出引腳數(shù)目，它與器件的封裝引腳不一定相同。第4項(xiàng)：-4表示速度等級。速度等級有兩種表示方法。在較早的產(chǎn)品中，用觸發(fā)器的反轉(zhuǎn)速率來表示，單位為MHz，一般分為-50、-70、-100、-125和-150；在較后的產(chǎn)品中用一個CLB的延時來表示，單位為ns，一般可分為-10、-8、-6、-5、-4、-3、-2、-09。第5項(xiàng)：C表示環(huán)境溫度范圍。其中又有C——商用級(0℃～85℃)、I——工業(yè)級(-40℃～100℃)和M——軍用級(-55℃～125℃)。172023/2/4181、從互連延時入手解決系統(tǒng)速度問題門延時：幾百ns→不足2ns

互連延時：相對門延時越來越大三、近年P(guān)LD的發(fā)展熱點(diǎn)19

1）ISP：是指對器件、電路板、整個電子系統(tǒng)進(jìn)行邏輯重構(gòu)和修改功能的能力。這種重構(gòu)可以在制造之前、制造過程中、甚至在交付用戶使用之后進(jìn)行。傳統(tǒng)PLD：先編程后裝配；

ISPPLD：可先編程后裝配，也可先裝配后編程。2、在系統(tǒng)可編程技術(shù)（ISP）20設(shè)計設(shè)計修改方便，產(chǎn)品面市速度快，減少原材料成本，提高器件及板級的可測試性。制造減少制造成本，免去單獨(dú)編程工序，免去重做印刷電路板的工作，大量減少庫存，減少預(yù)處理成本，提高系統(tǒng)質(zhì)量及可靠性。現(xiàn)場服務(wù)/支持提供現(xiàn)場系統(tǒng)重構(gòu)或現(xiàn)場系統(tǒng)用戶化的可能，提供遙控現(xiàn)場升級及維護(hù)的可能2）ISP技術(shù)的優(yōu)越性21非ISP工藝流程從倉庫提取器件進(jìn)半成品庫對器件編程貼標(biāo)簽提取特定器件焊接電路板電路板測試編程及電路板測試焊接電路板從倉庫提取器件3）ISP技術(shù)簡化生產(chǎn)流程比較：ISP技術(shù)對縮短生產(chǎn)周期，加快產(chǎn)品上市極為重要。ISP工藝流程22現(xiàn)配置時間為幾十-幾百ms

實(shí)時重配問題配置時間的極大縮短：硬件→軟硬件→資源4）ISP的進(jìn)一步發(fā)展：23PLD的生產(chǎn)廠家眾多，產(chǎn)品名稱各異，分類方法多樣。常見的PLD產(chǎn)品：PROM、EPROM、EEPROM、

PLA、FPLA、PAL、GAL、CPLD、EPLD、

EEPLD、HDPLD、FPGA、pLSI、ispLSI、

ispGAL、ispGDS等。四、PLD的種類及分類方法241、根據(jù)器件密度分為：低密度可編程邏輯器件(LDPLD)高密度可編程邏輯器件(HDPLD)可編程邏輯器件(PLD)PROMPLAPALGALEPLDCPLDFPGA25

可編程邏輯器件從集成密度上可分為低密度可編程邏輯器件LDPLD和高密度可編程邏輯器件HDPLD兩類。

LDPLD通常是指早期發(fā)展起來的、集成密度小于700門/片左右的PLD如ROM、PLA、PAL和GAL等。

HDPLD包括可擦除可編程邏輯器件EPLD（ErasableProgrammableLogicDevice）、復(fù)雜可編程邏輯器件CPLD（ComplexPLD）和FPGA三種，其集成密度大于700門/片。如Altera公司的EPM9560，其密度為12000門/片，Lattice公司的pLSI/ispLSI3320為14000門/片等。目前集成度最高的HDPLD可達(dá)25萬門/片以上。

26

FPGA（FieldProgrammableGatesArray）

CPLD（ComplexProgrammableLogicDevice）

FPGA：內(nèi)部互連結(jié)構(gòu)由多種長度不同的連線資源組成，每次布線的延遲可不同，屬統(tǒng)計型結(jié)構(gòu)。邏輯單元主體為由靜態(tài)存儲器（SRAM）構(gòu)成的函數(shù)發(fā)生器，即查找

表。通過查找表可實(shí)現(xiàn)邏輯函數(shù)功能。采用SRAM工藝。2、根據(jù)器件互連結(jié)構(gòu)、邏輯單元結(jié)構(gòu)分為：27CPLD：內(nèi)部互連結(jié)構(gòu)由固定長度的連線資源組成，布線的延遲確定，屬確定型結(jié)構(gòu)。邏輯單元主要由“與或陣列”構(gòu)成。該結(jié)構(gòu)來自于典型的PAL、GAL器件的結(jié)構(gòu)。采用EEPROM工藝。任意一個組合邏輯都可以用“與—或”表達(dá)式來描述，所以該“與—或陣列”結(jié)構(gòu)能實(shí)現(xiàn)大量的組合邏輯功能。28CPLD和FPGA的主要區(qū)別：1）結(jié)構(gòu)上的不同2）集成度的不同

CPLD：500-50000門；

FPGA：1K–100M門3）應(yīng)用范圍的不同

CPLD邏輯能力強(qiáng)而寄存器少（1K左右），適用于控制密集型系統(tǒng)；FPGA邏輯能力較弱但寄存器多（100多K），適于數(shù)據(jù)密集型系統(tǒng)。4）使用方法的不同29一次性編程：PROM、PAL重復(fù)可編程：紫外線擦除：數(shù)十次；

E2CMOS工藝：上千次；

SRAM結(jié)構(gòu)：上萬次3、從可編程特性分為4、從編程工藝分為熔絲型開關(guān)；可編程低阻電路元件；EPROM；EEPROM；SRAM；3031性能CPLDFPGA集成規(guī)模小(最大數(shù)萬)大(最大數(shù)萬)單位粒度大(PAL結(jié)構(gòu))小(PROM結(jié)構(gòu))互聯(lián)方式集總總線分段總線、長線、專用互聯(lián)編程工藝EPROM、E2PROM、FlashSRAM編程類型ROMRAM型須與存儲器連用信息

固定可實(shí)時重構(gòu)觸發(fā)器數(shù)少

多單元功能強(qiáng)弱速度高低功耗高低加密性能可加密不可加密適用場合邏輯系統(tǒng)數(shù)據(jù)型系統(tǒng)FPGA和CPLD的結(jié)構(gòu)、性能對照表五、簡單PLD的基本結(jié)構(gòu)

數(shù)字電路系統(tǒng)包含有兩類數(shù)字電路：一類是組合邏輯電路:

其特點(diǎn)是任一時刻的輸出信號狀態(tài)僅取決于當(dāng)前的輸入信號狀態(tài)；另一類是時序電路:

它由組合邏輯電路和存儲邏輯電路兩部分組成。其特點(diǎn)是任一時刻的輸出信號狀態(tài)不僅取決于當(dāng)時的輸入信號狀態(tài)，而且還取決于電路原來的信號狀態(tài)。32

在數(shù)字系統(tǒng)中，根據(jù)布爾代數(shù)的知識，可知任何組合邏輯函數(shù)都可以用與或表達(dá)形式描述，也即可用“與門-或門”兩種基本門電路實(shí)現(xiàn)任何組合邏輯電路，而任何時序邏輯電路又都是由組合邏輯電路加上存儲元件（觸發(fā)器）構(gòu)成的。33可編程電路結(jié)構(gòu)由輸入處理電路、與陣列、或陣列、輸出處理電路等四種功能部分組成，其基本結(jié)構(gòu)如圖所示。輸入處理電路輸出處理電路與陣列或陣列………

簡單PLD的基本結(jié)構(gòu)輸入輸出34與陣列和或陣列是電路的主體，其功能主要是用來實(shí)現(xiàn)組合邏輯函數(shù)。輸入處理電路是由輸入緩沖器組成，其功能主要是使輸入信號具有足夠的驅(qū)動能力并產(chǎn)生輸入變量的原變量以及反變量兩個互補(bǔ)的信號。輸出處理電路主要是由三態(tài)門寄存器組成，其功能主要是提供不同的輸出方式，可以由或陣列直接輸出（組合方式），也可以通過寄存器輸出（時序方式）。可編程電路結(jié)構(gòu)35（a）（b）（c）PLD陣列線連接表示和邏輯圖形符號AAA（d）ABCDY=ACD（e）（f）ABCDY=A+B+D十字交叉線表示兩條線未連接交叉線的交叉點(diǎn)處打上黒實(shí)點(diǎn)在交叉線的交叉點(diǎn)上打叉，表示該點(diǎn)是個可編程點(diǎn)是互補(bǔ)輸出的緩沖器多輸入端與門

多輸入端或門

36

在PROM中，與門陣列固定，或門陣列可編程，PROM只能實(shí)現(xiàn)組合邏輯電路；在組合邏輯函數(shù)的輸入變量增多時，PROM的存儲單元利用率比較低；PROM的與陣列采用的是全譯碼，產(chǎn)生了全部最小項(xiàng)；PROM是采用熔絲工藝，只可一次性編程使用。

PROM陣列結(jié)構(gòu)A0A1A3Y0Y1Y237

可編程邏輯陣列PLA是對PROM進(jìn)行改進(jìn)而產(chǎn)生的。在PLA中，與門陣列和或門陣列都是可編程，其陣列結(jié)構(gòu)如圖所示。雖然PLA的存儲單元利用率相對較高，但是其與陣列和或陣列都是可編程，造成軟件算法復(fù)雜，運(yùn)行速度大幅下降；并且該器件依然是采用熔絲工藝，只可一次性編程使用。PLA陣列結(jié)構(gòu)A0A1A3Y0Y1Y238

在PAL中與門陣列是可編程的，而或陣列是固定的，其陣列結(jié)構(gòu)如圖所示。雖PAL具有多種輸出和反饋結(jié)構(gòu)，為邏輯設(shè)計提供一定的靈活性，但是不同的PAL器件具有獨(dú)立的、單一性的輸出結(jié)構(gòu)，從而造成PAL器件的通用性比較差；此外，PAL器件仍采用熔絲工藝，只可一次性編程使用。PAL陣列結(jié)構(gòu)A0A1A3Y0Y1Y2392.2Lattice系列產(chǎn)品Lattice是最早推出基于EECMOS技術(shù)的高密度可編程器件的公司。20世紀(jì)90年代，Lattice首先發(fā)明了ISP下載方式，并將ISP技術(shù)和EECMOS技術(shù)相結(jié)合，從而實(shí)現(xiàn)了可編程用戶能夠在無需從系統(tǒng)板上拔下芯片會從系統(tǒng)中取出電路板的的情況下，通過改變芯片的邏輯內(nèi)容即可改變整個電子系統(tǒng)的功能，該技術(shù)極大促進(jìn)CPLD的應(yīng)用領(lǐng)域。40Lattice的可編程器器件產(chǎn)品有多個系列，主要是分成兩類，屬于CPLD器件系列主要有ispLSI、ispMACH、MACHXO等系列；屬于FPGA器件系列主要有LatticeEC＆ECP、LatticeECP2、LatticeECP2M、LatticeXP等系列。目前，Lattice主流的CPLD產(chǎn)品主要是ispMACH4000系列和MACHXO系列，而Lattice主流的FPGA產(chǎn)品主要是LatticeEC＆ECP系列。411.ispLSI系列CPLD器件

ispLSI系列CPLD器件Lattice公司的最早推出的大規(guī)?？删幊踢壿嬈骷?，該系列器件主要分成四個子系列：ispLSI1000系列、ispLSI2000系列、ispLSI3000系列和ispLSI6000系列，他們基本結(jié)構(gòu)和功能相似，但每種系列產(chǎn)品應(yīng)用場合不同。

1）ispLSI1000系列：該系列是最基本的可編程器件，其集成度在2000~8000門之間；引腳到引腳（pintopin）延遲時間在7.5ns~15ns之間；系統(tǒng)工作頻率范圍是80MHz~125MHz。ispLSI1000系列器件可以在高速率下完成控制、LANS、譯碼和總線管理等。422）ispLSI2000系列：該系列器件為高性能可編程器件，其集成度在1000~6000門之間；引腳到引腳（pintopin）延遲時間在0ns~10ns之間；系統(tǒng)工作頻率范圍是100MHz~180MHz。ispLSI2000系列器件具有更多的I/O接口，可以用于計數(shù)器、計時器以及作為微處理器高速RISC/CISC的定時接口等。433）ispLSI3000系列：該系列器件是高性能和高密度相結(jié)合的可編程器件，其集成度在8000~14000門之間；引腳到引腳（pintopin）延遲時間在7.5ns~15ns之間；系統(tǒng)工作頻率范圍是77MHz~125MHz。ispLSI3000系列針對可編程器件更高密度的設(shè)計進(jìn)行了優(yōu)化，內(nèi)部嵌入了完整的系統(tǒng)邏輯、DSP功能邏輯、壓縮邏輯和全編碼邏輯等功能，因此，該系列器件能夠?qū)崿F(xiàn)非常復(fù)雜的邏輯功能。該系列器件主要應(yīng)用于數(shù)字信號處理、圖形處理、數(shù)據(jù)壓縮以及數(shù)據(jù)加密、解密等。44

4）ispLSI6000系列：該系列器件是內(nèi)部帶有內(nèi)存的更高集成密度和性能的可編程器件，其集成度高達(dá)25000門；引腳到引腳（pintopin）延遲時間是15ns；系統(tǒng)工作頻率是77MHz。ispLSI3000系列器件將“預(yù)設(shè)計的”具有高性能、復(fù)雜存儲功能與邏輯功能和可編程邏輯單元集成在一起，從而，是實(shí)現(xiàn)了功能更強(qiáng)大的可編程邏輯器件。該系列器件主要應(yīng)用于電訊、數(shù)據(jù)通信、數(shù)據(jù)處理等復(fù)雜的場合。452.ispMACH4000系列CPLD器件ispMACH4000系列CPLD器件是在Lattice公司收購Vantis公司之后推出的可編程CPLD器件,該系列器件主要分成三個子系列：ispMACH4000V系列、ispMACH4000B系列和ispMACH4000C系列。ispMACH4000系列CPLD器件支持多種電壓I/O接口，1.8v/2.5v/3.3v；具有可編程的上拉或者總線保持輸入、IEEE1532在系統(tǒng)可編程（ISPTM）、可編程的輸出擺率；同時還具有IEEE1149.1邊界掃描測試功能以及3.3vPCI兼容和用于LVCMOS3.3接口的兼容5v的I/O等特性。ispMACH4000系列既有具有SuperFAST性能，又能提供最低的功耗，其引腳至引腳之間的傳輸延遲為2.5ns，可達(dá)到400MHz的系統(tǒng)性能。463．LatticeEC＆ECP系列FPGA器件LatticeEC＆ECP系列FPGA器件的功能結(jié)構(gòu)是優(yōu)化的，非常適用于對成本控制要求較高的應(yīng)用領(lǐng)域，如消費(fèi)品、汽車、醫(yī)療、工業(yè)、網(wǎng)絡(luò)和計算機(jī)等。LatticeEC＆ECP系列具有靈活的sysIO緩沖器和sysCLOCK，支持LVCMOS、LVTTL、PCI、LVDS、SSTL和HSTL；具有專用的sysDDR電路，可簡化了DDR存儲器接口的實(shí)現(xiàn)；具有多種低成本的配置選項(xiàng)，支持工業(yè)標(biāo)準(zhǔn)SPI接口配置和其它常規(guī)協(xié)議，如并行、串行和JTAG等。在LatticeECP系列產(chǎn)品中還嵌入了具有高性能的乘法、加法、減法和累加功能的DSP模塊。47有關(guān)ISP的概念：ISP_InSystemProgrammableLattice公司現(xiàn)場可編程（FPGA）Xilinx公司ICR_InCircuitReconfigureAltera公司(配置器件模式、PS、PPS、PPA、PSA、JTAG)4810芯下載口接口各引腳信號名稱Byteblaster(MV)下載電纜與Altera器件的接口492.3Altera系列產(chǎn)品

Altera是著名的PLD生產(chǎn)商之一，Altera的PLD具有高性能、高集成度和高性價比的優(yōu)點(diǎn)，并且該公司還提供功能全面的可編程器件開發(fā)工具和豐富的IP核、宏功能庫等等，因此Altera多年來一直占據(jù)著行業(yè)領(lǐng)先地位。Altera的PLD產(chǎn)品包括Classic系列、MAX（MultipleArrayMatrix）系列、FLEX（FlexibleLogicElementMatrix）系列、APEX（AdvancedLogicElementMatrix）系列、ACEX系列、APEXⅡ系列、Cyclone系列、Stratix系列、MAXⅡ系列、CycloneⅡ系列以及StratixⅡ系列等等。

50一、目前，Altera主流的CPLD產(chǎn)品主要是MAXⅡ系列，而Altera主流的FPGA產(chǎn)品主要分成兩類：一類是側(cè)重于低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計要求，如Cyclone，CycloneII；另一類是側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Startix，StratixII等。511.MAXⅡ系列CPLD器件MAXⅡ系列CPLD器件適合于通用的、低密度邏輯的應(yīng)用環(huán)境。MAXII系列CPLD器件是所有CPLD系列產(chǎn)品中成本最低、功耗最小和密度最高的器件。52該系列器件主要特性是：采用了LUT結(jié)構(gòu)，內(nèi)含F(xiàn)lash，可以實(shí)現(xiàn)自動配置；多種電壓的I/O接口，可以支持的電壓為3.3v/2.5v/1.8v，并且I/O接口PCI兼容；支持內(nèi)部時鐘頻率高達(dá)300MHz，內(nèi)置用戶非易失性Flash存儲器塊，通過取代分立式非易失性存儲器件以減少芯片數(shù)量；器件在工作狀態(tài)時能夠下載第二個設(shè)計，可降低遠(yuǎn)程現(xiàn)場升級的成本；具有靈活的多電壓MultiVolt內(nèi)核，片內(nèi)電壓調(diào)整器支持3.3v、2.5v或1.8v多類型電源輸入；該系列器件還能夠訪問JTAG狀態(tài)機(jī)，在邏輯中例化用戶功能，可提高單板上不兼容JTAG協(xié)議的Flash器件的配置效率。532.CycloneⅡ系列FPGA器件CycloneⅡ系列FPGA器件適合于低成本、中等密度邏輯的應(yīng)用環(huán)境。該系列器件在300mm晶圓的基礎(chǔ)上，采用TSMC90nm低電介工藝技術(shù)，從而保證了器件快速和低成本特性。54該系列器件主要特性是：

能夠提供多達(dá)68416個邏輯單元和1.1Mb的嵌入式處理器，并能夠提供最多150個18×18比特乘法器，因此，該系列器件能夠?qū)崿F(xiàn)復(fù)雜的邏輯應(yīng)用；提供高級外部存儲器接口支持，允許開發(fā)人員集成外部單倍數(shù)據(jù)速率（SDR）、雙倍數(shù)據(jù)速率（DDR、DDR2、SDRAM）器件以及第二代四倍數(shù)據(jù)速率（QDRⅡ、SRAM）器件，數(shù)據(jù)速率最高可達(dá)668Mbps；55

支持各種單端I/O標(biāo)準(zhǔn)，如當(dāng)前系統(tǒng)中常用的LVTTL、LVCMOS、SSTL、HSTL、PCI和PCI-X標(biāo)準(zhǔn)；支持串行總線和網(wǎng)絡(luò)接口（如PCI和PCI-X），快速訪問外部存儲器件，同時還支持大量通訊協(xié)議，包括以太網(wǎng)協(xié)議和通用接口；支持最多達(dá)四個可編程鎖相環(huán)（PLL）和最多16個全局時鐘線，提供強(qiáng)大的時鐘管理和頻率合成能力，使系統(tǒng)性能最大化，這些PLL提供的高級特性包括頻率合成、可編程占空比、外部時鐘輸出、可編程帶寬、輸入時鐘擴(kuò)頻、鎖定探測以及支持差分輸入輸出時鐘信號；支持驅(qū)動阻抗匹配和片內(nèi)串行終端匹配，片內(nèi)匹配消除了對外部電阻的需求，提高了信號完整性，簡化電路板設(shè)計，CycloneIIFPGA通過外部電阻還可支持并行匹配和差分匹配。563.StratixⅡ系列FPGA器件

StratixⅡ系列FPGA器件適合于高性能、容量大等各種高端產(chǎn)品設(shè)計應(yīng)用。該系列器件采用TSMC90nm低絕緣工藝技術(shù)，在300mm晶圓片上制造的，具有152個接收機(jī)和156個發(fā)送機(jī)通道，支持高達(dá)1Gbps數(shù)據(jù)傳送速率的源同步信號；具有嵌入DPA電路，消除了使用源同步信號技術(shù)長距離傳送信號時由偏移引發(fā)的相位對齊問題從而簡化了印刷電路板（PCB）布局；支持高達(dá)1Gbps的高速差分I/O信號、多種高速接口標(biāo)準(zhǔn)（SPI-4.2、SFI-4、10G以太網(wǎng)XSBI、HyperTransport、RapidIO?、NPSI以及UTOPIAIV）。574、MAX系列：多陣列矩陣（MultipleArrayMatrix）內(nèi)部結(jié)構(gòu)：可編程的“與”陣列和固定“或”陣列實(shí)現(xiàn)邏輯功能；采用EPROM工藝(Classic、MAX5000)，或EEPROM工藝（MAX7000、MAX9000）；屬CPLD。MAXMAX9000MAX7000MAX5000Classic58

5、FLEX系列：靈活邏輯單元陣列（FlexibleLogicElementMatrix）內(nèi)部結(jié)構(gòu)：使用查找表（LookUpTable__LUT）結(jié)構(gòu)來實(shí)現(xiàn)邏輯功能；采用SRAM工藝；屬FPGA。FLEX10K首次采用嵌入式陣列（EAB_EmbeddedArrayBlock）APEX20K融合查找表、乘積項(xiàng)、嵌入式陣列和存貯器于一體。FLEXAPEXIIAPEX20KFLEX10KFLEX8000FLEX600059

Altera器件結(jié)構(gòu)

60

Altera器件的用戶I/0引腳和可用門

61

Altera器件系列引腳數(shù)的發(fā)展趨勢62

Altera器件系列系統(tǒng)可用門數(shù)的發(fā)展趨勢63二、AlteraFLEX10K系列器件

1、性能特點(diǎn)

1）工業(yè)界第一種嵌入式可編程邏輯器件系列：嵌入式陣列（EAB_EmbeddedArrayBlock，2048位/每個EAB）邏輯陣列（LAB_LogicArrayBlock）

2）高密度最大250000門/片，40960位內(nèi)部RAM

（20個EAB），可實(shí)現(xiàn)單片集成643）系統(tǒng)級特點(diǎn)：

多電壓I/O接口、

低功耗（SRAM工藝）

JTAG(JointTestActionGroup)

BST(BoundaryScanTest)

ICR(InCircuitReconfiguration),

在電路可重構(gòu)。

時鐘鎖定(ClockLock)電路：減小時鐘延遲和偏移

時鐘自舉(ClockBoost)電路：時鐘倍頻低變形，時鐘樹形分配網(wǎng)絡(luò)654）靈活的內(nèi)部連接快速通道（FastTrack）：連續(xù)式布線結(jié)構(gòu)特點(diǎn)：延遲可預(yù)測專用進(jìn)位鏈：高速加法器、計數(shù)器、比較器專用級聯(lián)鏈：實(shí)現(xiàn)高速、多輸入邏輯函數(shù)。665）增強(qiáng)功能的I/O引腳

I/O腳三態(tài)輸出使能控制

I/O腳漏極開路選擇（Open-DrainOption)

輸出電壓擺率控制：高速、或低噪聲6）多種封裝形式，多種器件類型

84-672引腳，相同封裝引腳兼容67實(shí)際器件外觀：68三、MAX7000S系列器件結(jié)構(gòu)

主要包含五個主要部分：邏輯陣列塊LAB（LogicArrayBlocks）、宏單元（Macrocells），擴(kuò)展乘積項(xiàng)EPT（ExpanderProductTerm）、可編程連線陣列PIA（ProgrammableInterconnectArray）I/O控制塊IOC（I/OControlBlocks），

69INPUT/GCLK1INPUT/OE2/GCLKnINPUT/OE16~16個I/O引腳6~16個I/O引腳6~16個I/O引腳宏單元1~16宏單元33~48宏單元17~32宏單元49~646~16個I/O引腳I/O控制塊I/O控制塊I/O控制塊I/O控制塊6~166~166~166~166~166~166~166~16166~166~166~166~161616163636363666666個輸出使能6個輸出使能PIAINPUT/GCLKnLABMAX7000S系列器件的內(nèi)部結(jié)構(gòu)701．邏輯陣列塊LAB（LogicArrayBlocks）MAX7000S結(jié)構(gòu)主要是有多個相互關(guān)聯(lián)的邏輯陣列塊LAB構(gòu)成的，每個邏輯陣列塊LAB都是由16個宏單元（Macrocells）陣列構(gòu)成。多個邏輯陣列塊LAB是通過可編程連線陣列PIA連接在一起的，而對于可編程連線陣列PIA，這個全局總線包括所有的專用輸入、I/O引腳和宏單元的信號引線。

對于每個邏輯陣列塊LAB都有如下的輸入信號：

1）來自通用邏輯輸入的PIA的36個信號。

2）用于寄存器輔助功能的全局控制信號。

3）用于I/O引腳到寄存器的直接輸入通道。712.宏單元（Macrocells）宏單元（Macrocell）是MAX7000S系列器件的具體邏輯單元，是由邏輯陣列、乘積項(xiàng)選擇矩陣和可編程寄存器等三個功能塊構(gòu)成。其中邏輯陣列是實(shí)現(xiàn)組合邏輯的，每個邏輯陣列可以給每個宏單元提供五個乘積項(xiàng)；通過乘積項(xiàng)選擇矩陣分配這些乘積項(xiàng)作為主要邏輯輸入（如作為或門和異或門邏輯輸入）以實(shí)現(xiàn)組合邏輯函數(shù)功能，或者是把這些乘積項(xiàng)作為宏單元中的寄存器的輔助輸入（清零、置位、時鐘和時鐘的使能）。72乘積項(xiàng)選擇矩陣共享邏輯擴(kuò)展項(xiàng)16個擴(kuò)展項(xiàng)乘積項(xiàng)36個PIA信號線邏輯陣列并聯(lián)邏輯擴(kuò)展項(xiàng)（來自其他宏單元）全局清除全局時鐘2清除選擇時鐘/使能選擇Ucc到PIA來自I/O引腳快速輸入選擇可編程寄存器寄存器旁路到I/O控制塊DPRNCLRNENAMAX7000S系列器件的宏單元的結(jié)構(gòu)733.擴(kuò)展乘積項(xiàng)EPT（ExpanderProductTerms）

在MAX7000S結(jié)構(gòu)中有兩種擴(kuò)展乘積項(xiàng)EPT類型，其一是共享擴(kuò)展乘積項(xiàng)，其二是并聯(lián)擴(kuò)展乘積項(xiàng)。MAX7000S結(jié)構(gòu)允許利用共享擴(kuò)展乘積項(xiàng)或并聯(lián)擴(kuò)展乘積項(xiàng)作為附加的乘積項(xiàng)直接送到同一邏輯陣列塊的任一宏單元中，這樣就可以利用擴(kuò)展乘積項(xiàng)實(shí)現(xiàn)單個宏單元不能是完成的復(fù)雜函數(shù)。74（1）共享擴(kuò)展項(xiàng)（ShareableExpanders）

共享擴(kuò)展項(xiàng)就是由每個宏單元提供一個未使用的乘積項(xiàng)，并將它們反向后反饋到邏輯陣列塊中，每個邏輯陣列塊LAB有16個共享擴(kuò)展項(xiàng)。每個共享擴(kuò)展項(xiàng)都可以被邏輯陣列塊LAB內(nèi)任何一個宏單元或全部宏單元使用和共享，以便實(shí)現(xiàn)復(fù)雜的邏輯函數(shù)功能。圖2-8表示出共享擴(kuò)展項(xiàng)是如何饋送到多個宏單元的。75乘積項(xiàng)選擇矩陣宏單元乘積項(xiàng)邏輯16個共享擴(kuò)展項(xiàng)36個PIA信號線宏單元乘積項(xiàng)邏輯

利用共享擴(kuò)展項(xiàng)實(shí)現(xiàn)多個宏單元之間的連接76

并聯(lián)擴(kuò)展項(xiàng)是指宏單元中沒有被使用的乘積項(xiàng)，將這些乘積項(xiàng)分配到鄰近的宏單元去以實(shí)現(xiàn)復(fù)雜的邏輯函數(shù)功能。下圖表示并聯(lián)擴(kuò)展項(xiàng)是如何從鄰近的宏單元借用的。（2）并聯(lián)擴(kuò)展項(xiàng)（ParallelExpanders）7716個共享擴(kuò)展項(xiàng)36個PIA信號線到下一個宏單元來自上一個宏單元PresetPresetClockClockClearClear宏單元乘積項(xiàng)邏輯乘積項(xiàng)選擇矩陣乘積項(xiàng)選擇矩陣宏單元乘積項(xiàng)邏輯

利用并聯(lián)擴(kuò)展項(xiàng)實(shí)現(xiàn)多個宏單元之間的連接78

通過可編程連線陣列PIA（ProgrammableInterconnectArray），可以把不同的邏輯陣列塊相互連接，以實(shí)現(xiàn)用戶所需要的邏輯功能。通過對可編程連線陣列PIA合適編程，就可以把器件中的任何信號連接到其目的地上。所有的MAX7000S器件的專用輸入、I/O引腳和宏單元輸出都是連接到可編程連線陣列PIA，而通過可編程連線陣列PIA能夠有把這些信號送到整個器件內(nèi)的任何地方。只有每個邏輯陣列塊需要的信號才布置從可編程連線陣列PIA到邏輯陣列塊LAB的連線。

4.可編程連線陣列PIA79到LABEEPROM單元PIA信號PIA連接到LAB的方式80

I/O控制塊IOC主要是由三態(tài)門和使能控制電路構(gòu)成的，在每個邏輯陣列塊LAB和I/O引腳之間都有一個I/O控制塊IOC。I/O控制塊IOC允許每個I/O引腳被獨(dú)立配置為輸入、輸出或雙向工作方式。所有I/O引腳都有一個三態(tài)緩沖器，它的使能端可以受到全局輸出使能信號的其中一個使能信號控制，或者是直接連到地（GND）或電源（VCC）上。

MAX7000S系列器件的I/O控制塊如圖所示。

5.I/O控制塊IOC（I/OControlBlocks）81VccGND開漏極輸出擺率控制來自宏單元快速輸入宏單元寄存器輸入到PIA連接到其他I/O引腳PIA6個全局輸出使能信號MAX7000S系列器件的I/O控制塊82

2.4

Xilinx公司的CPLD和FPGA器件

2.4.1性能特點(diǎn)1.高速、高密度FPGA

50K~1M系統(tǒng)門；系統(tǒng)性能可達(dá)200MHz；2.多標(biāo)準(zhǔn)SelectI/O接口

16個高性能接口標(biāo)準(zhǔn)。3.內(nèi)置時鐘管理電路四個專用的延遲鎖相環(huán)（DLL）用于高級時鐘控制，四個初級低偏移全局時鐘分配網(wǎng)絡(luò)，24個二級全局網(wǎng)絡(luò)。834.多層次存貯器系統(tǒng)分布式的查找表（LUT）可配置為RAM；集中式的塊RAM，每一塊RAM為4096位。5.能平衡速度、密度的靈活結(jié)構(gòu)高速算術(shù)用的專用進(jìn)位邏輯，專用乘法器支持，寬輸入函數(shù)的級聯(lián)鏈，有帶時鐘使能、雙同步或異步復(fù)位置位的豐富的寄存器、鎖存器、內(nèi)部三態(tài)總線等。7.基于SRAM的在系統(tǒng)可配置無限次可再編程特性，四種編程模式。842.4.2Xilinx系列產(chǎn)品Xilinx在1985年首次推出了FPGA，隨后不斷推出新的集成度更高、速度更快、價格更低、功耗更小的FPGA器件系列，同時也推出了具有獨(dú)特特點(diǎn)的CPLD器件系列。85

Xilinx的可編程器器件產(chǎn)品有多個系列，主要是分成兩類，屬于CPLD器件系列分別是X2000系列、XC3000系列、XC4000系列、XC5200系列、XC9500系列、XC9500XV系列、XC9500XL系列以及CoolRunner系列等；屬于FPGA系列器件分別是Spartan/XL系列、Spartan-Ⅱ系列、Spartan-ⅡE系列、Spartan-3系列、Spartan-3E系列、Virtex系列、Virtex-E系列、Virtex-EEM系列、Virtex-Ⅱ系列、Virtex-ⅡPro系列、Virtex-4系列以及最新系列Virtex-5系列等等。

86目前，Xilinx主流的CPLD產(chǎn)品主要是XC9500系列，而Xilinx主流的FPGA產(chǎn)品主要是Virtex-4系列。871.XC9500系列CPLD器件

XC9500系列CPLD器件主要應(yīng)用于網(wǎng)絡(luò)、通信和汽車應(yīng)用電子等電子產(chǎn)品中。該系列器件采用了功耗低、處理速度快的快速閃存技術(shù)（FastFlash），具有在系統(tǒng)可編程的能力；同時該系列器件支持PCI總線規(guī)范和JTAG邊界掃描測試功能，并且該系列器件提供了36~288個宏單元、800~6400個可用門的集成密度，并具有并具有多種封裝選項(xiàng)和I/O性能，能夠很容易地實(shí)現(xiàn)不同密度器件間的移植。88XC9500系列CPLD器件又分為XC9500系列、XC9500XL系列和XC9500XV系列三種系列，其主要特性如下：1）XC9500系列器件的特性是：引腳至引腳延時為5s；內(nèi)部系統(tǒng)工作頻率可達(dá)125MHz；多種電壓的I/O接口，可支持的電壓為5.0v/3.3v；在線編程(ISP)工作電壓是5.0v。2）XC9500XL系列器件的特性是：引腳至引腳延時為4s；內(nèi)部系統(tǒng)工作頻率可達(dá)208MHz；多種電壓的I/O接口，可支持的電壓為5.0v/3.3v/2.5v；在線編程(ISP)工作電壓是3.3v。3）XC9500XV系列器件的特性是：引腳至引腳延時為3.5s；內(nèi)部系統(tǒng)工作頻率可達(dá)200MHz；多種電壓的I/O接口，可支持的電壓為3.3v/2.5v/1.8v；在線編程(ISP)工作電壓是2.5v。892.Virtex-4系列FPGA器件

Virtex-4系列是Xilinx新一代高端FPGA器件，該系列器件采用了90nm工藝制造，可提供高達(dá)20萬邏輯單元集成密度和高達(dá)500MHz的系統(tǒng)時鐘控制。

整個系列分為三個面向特定應(yīng)用領(lǐng)域而優(yōu)化的FPGA平臺架構(gòu)，分別是Virtex-4LX系列、Virtex-4SX和Virtex-4FX系列。90

1）Virtex-4LX系列：該系列器件主要是應(yīng)用于高性能邏輯解決方案。該系列器件內(nèi)部包含有先進(jìn)數(shù)字時鐘管理器DCM、相位匹配時鐘分頻器PMCD、片上差分時鐘網(wǎng)絡(luò)、帶有集成FIFO控制邏輯的500MHzSmartRAM技術(shù)、每個I/O都有集成ChipSync源同步技術(shù)的1GbpsI/O和XtremeDSP邏輯模塊等。91

2）Virtex-4SX系列：該系列器件主要是應(yīng)用于高性能數(shù)字信號處理（DSP）解決方案。該系列器件內(nèi)部不但集成Virtex-4LX系列器件的各種功能外，還集成了更多SmartRAM存儲器塊和512個XtremeDSP邏輯模塊。在高達(dá)500MHz時鐘速率下，可提供高達(dá)256GigaMACs/s的DSP總帶寬，然功耗僅為57μW/MHz。92

3）Virtex-4FX系列：該系列器件主要是應(yīng)用于高性能全功能嵌入式平臺解決方案。該系列器件內(nèi)部不僅集成Virtex-4LX系列器件的各種功能外，還嵌入了兩個32位RISCPowerPC處理器和四個集成的10M/100M/1000MEthernetMAC內(nèi)核，從而實(shí)現(xiàn)高性能嵌入式處理應(yīng)用。同時該系列器件還包括有24個業(yè)界領(lǐng)先的RocketIO高速串行收發(fā)器，該RocketIO收發(fā)器支持所有的主要的高速串行傳輸數(shù)據(jù)速率。93

主要包括三部分：可配置邏輯塊CLB(ConfigureableLogicBlocks)、輸入輸出塊IOB（Input/OutputBlocks）可編程連線PI(ProgrammableInterconnect)。2.4.3Xilinx公司的XC4000系列器件結(jié)構(gòu)94CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB可配置邏輯塊CLB輸入輸出塊IOB可編程連線PIXC4000系列器件的基本結(jié)構(gòu)95

可配置邏輯塊CLB是FPGA的基本邏輯單元，用于實(shí)現(xiàn)FPGA芯片中的大部分邏輯功能。可配置邏輯塊CLB內(nèi)部基本結(jié)構(gòu)如圖2-13所示，其主要包括由觸發(fā)器、邏輯函數(shù)發(fā)生器、可編程的數(shù)據(jù)選擇器及其他控制電路組成，每個CLB實(shí)現(xiàn)單一的邏輯功能，多個CLB以陣列的形式分布在器件的中部，由PI相連，實(shí)現(xiàn)復(fù)雜的邏輯功能。

1．可配置邏輯塊CLB96G-LUTF-LUTH-LUTH1DINS/RECG’F’H’S/R控制S/R控制G1~G4邏輯函數(shù)發(fā)生器F1~F4邏輯函數(shù)發(fā)生器G’F’H邏輯函數(shù)發(fā)生器11G1G2G3G4F1F2F3F4K(時鐘)XXQYQYSDRDSDRDDDECECQQC1C2C3C4可配置數(shù)據(jù)選擇器

可配置邏輯塊CLB內(nèi)部基本結(jié)構(gòu)97

在可配置邏輯塊CLB中共有3個邏輯函數(shù)發(fā)生器，包括兩個4輸入的邏輯函數(shù)發(fā)生器（G-LUT、F-LUT）和一個3輸入的邏輯函數(shù)發(fā)生器（H-LUT）。這些邏輯函數(shù)發(fā)生器是采用基于靜態(tài)隨機(jī)存儲器的查表LUT（LookUpTable）結(jié)構(gòu)，如圖2-14所示4輸入邏輯函數(shù)發(fā)生器G-LUT的內(nèi)部結(jié)構(gòu)。查找表LUT的工作原理類似于用PROM實(shí)現(xiàn)多種組合邏輯函數(shù)，其輸入等效于PROM的地址碼，存儲的內(nèi)容為相應(yīng)的邏輯函數(shù)取值，通過查找地址表，可得到邏輯函數(shù)的輸出。9816×1RAMG1G2G3G4G4輸入邏輯函數(shù)發(fā)生器G-LUT的內(nèi)部結(jié)構(gòu)99

在CLB結(jié)構(gòu)圖中，邏輯函數(shù)發(fā)生器G-LUT和F-LUT各有4個獨(dú)立的輸入變量，可分別實(shí)現(xiàn)對應(yīng)的輸入4變量的任意邏輯函數(shù)。H-LUT邏輯函數(shù)發(fā)生器的輸入信號是前兩個邏輯函數(shù)發(fā)生器的輸出信號G′和F′，以及