EDA技術(shù)及應(yīng)用-第2章

第2章可編程邏輯器件基礎(chǔ)12.1PLD的基本結(jié)構(gòu)和表示方法可編程邏輯器件（PLD）：ProgrammableLogicDevice

PLD的應(yīng)用和發(fā)展簡化了電路設(shè)計(jì)、降低了成本，提高了系統(tǒng)的可靠性和保密性，推動(dòng)了EDA工具的發(fā)展，而且改變了數(shù)字系統(tǒng)的設(shè)計(jì)方法。

EDA技術(shù)應(yīng)用的一個(gè)重要基礎(chǔ)22.1.1PLD的與或陣列結(jié)構(gòu)及表示方法任何一個(gè)邏輯函數(shù)都可以用與—或邏輯式表示，亦即用一個(gè)與—或陣列來實(shí)現(xiàn)。

圖2.1.1與或門電路及用陣列表示示意圖

例：Y1=A·B+A·C

Y2=A·B+B·C

1.PLD的與或陣列結(jié)構(gòu)3實(shí)際的PLD是在上述與—或陣列的基礎(chǔ)上配以輸入和輸出電路而實(shí)現(xiàn)的。圖2.1.2PLD基本結(jié)構(gòu)框圖

4輸入電路－－－輸入緩沖器圖2.1.3PLD輸入緩沖電路

主要作用：降低對(duì)輸入信號(hào)的要求，使之具有足夠的驅(qū)動(dòng)能力產(chǎn)生原變量和反變量兩個(gè)互補(bǔ)的信號(hào)5輸出電路－－－輸出緩沖器圖2.1.4PLD輸出緩沖電路

PLD的輸出方式有多種，如：由或陣列直接輸出的組合方式，通過寄存器輸出的時(shí)序方式

輸出可以是低電平有效，也可以是高電平有效

不管采用什么方式，在輸出端口上往往做有三態(tài)電路，且有內(nèi)部通路可以將輸出信號(hào)反饋到與陣列輸入端

62.PLD與或陣列的表示方法（1）與陣列：輸入項(xiàng)三輸入端與門積項(xiàng)線編程點(diǎn)

圖2.1.5與陣列的表示方法7圖2.1.6

輸入端全部編程連接的與門的省略畫法

與陣列可用省略畫法表示8（2）或陣列：其表示方法與與陣列相似圖2.1.7或陣列的表示方法9（3）與—或陣列：

...F1=AB+AB+AB..F2=AB+AB..F3=AB+AB圖2.1.8與或陣列表示方法102.1.2PLD的查找表結(jié)構(gòu)將函數(shù)值放在存儲(chǔ)電路中，其地址為輸入變量，輸出為邏輯函數(shù)值。一個(gè)N輸入查找表(LUT，LookUpTable)可以實(shí)現(xiàn)N個(gè)輸入變量的任何組合邏輯功能，如

N輸入“與”、

N輸入“異或”等。輸入多于N個(gè)的邏輯函數(shù)、邏輯方程等必須分開用幾個(gè)查找表（LUT）實(shí)現(xiàn)輸出黑盒子輸入1輸入2輸入3輸入41、查找表的概念

2.1.9查找表示意圖11●使用SRAM構(gòu)成函數(shù)發(fā)生器，函數(shù)值放在SRAM中，SRAM的地址為輸入變量，輸出為邏輯函數(shù)值。M個(gè)輸入的SRAM可以實(shí)現(xiàn)任意一個(gè)M個(gè)輸入項(xiàng)的組合邏輯函數(shù)?！袷褂枚嗦烽_關(guān)實(shí)現(xiàn)，其基本原理是將多路開關(guān)的數(shù)據(jù)輸入端接固定電平，將其地址輸入作為函數(shù)的輸入，多路開關(guān)的輸出為邏輯函數(shù)值。2、查找表的實(shí)現(xiàn)方法12由多路開關(guān)構(gòu)成的查找表原理0000010100000101輸入A輸入B輸入C輸入D查找表輸出多路開關(guān)圖2.1.10查找表原理圖132.2PLD的分類

由于歷史的原因，對(duì)可編程邏輯器件的命名不很規(guī)范，一種器件往往具備其他幾種器件的特征，無法嚴(yán)格分類所以可編程邏輯器件有多種分類方法，沒有統(tǒng)一的標(biāo)準(zhǔn)，下面介紹幾種常見的分類法：

142.2.1按集成度分類

低密度PLD（LDPLD）：ROM、PAL、GAL等（LOWDENSITYPLD）高密度PLD（HDPLD）

：EPLDCPLD、FPGA等（HIGHDENSITYPLD）低密度可編程邏輯器件也有人稱為簡單可編程邏輯器件（SPLD）一般按照GAL22V10芯片的容量（大致在750門左右）進(jìn)行區(qū)分歷史上一般將GAL22V10作為LDPLD和HDPLD的分水嶺

PLD15PROM可編程邏輯器件低密度可編程邏輯器件（LDPLD）高密度可編程邏輯器件（HDPLD）PLAPALGALEPLDCPLDFPGAPLD按集成度分類：圖2.2.1PLD按集成電路分類示意圖16PROM:可編程只讀存儲(chǔ)器ProgrammableReadOnlyMemory與—或陣列結(jié)構(gòu)，與陣列固定，或陣列可編程

價(jià)格低，易于編程，適合于程序代碼、函數(shù)和數(shù)據(jù)表格

PLA:可編程邏輯陣列ProgrammableLogicArray與—或陣列結(jié)構(gòu)，與陣列、或陣列都可編程

由于開發(fā)軟件的原因，應(yīng)用不廣泛低密度PLD（LDPLD）：PAL:可編程陣列邏輯ProgrammableArrayLogic與—或陣列結(jié)構(gòu)，與陣列可編程，或陣列固定

特點(diǎn)：價(jià)格低，速度高，使用方便

17GAL:通用陣列邏輯GeneralArrayLogic

與—或陣列結(jié)構(gòu)+輸出邏輯宏單元（OLMC），與陣列可編程，或陣列固定(OutputLogicMacroCell)

特點(diǎn)：品種少、功能較強(qiáng)、使用方便靈活、可多次編程，因而是小規(guī)模應(yīng)用時(shí)的理想器件

分類與陣列或陣列輸出電路PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可組態(tài)18高密度PLD（HDPLD）：EPLD：可擦除PLD（ErasableProgrammableLogicDevice)結(jié)構(gòu)：和GAL基本相同--大量增加了輸出宏單元的數(shù)目

特點(diǎn)：集成密度大大提高，增加了設(shè)計(jì)的靈活性，內(nèi)部連線固定，時(shí)延很小，工作速度高CPLD：復(fù)雜可編程邏輯器件（ComplexProgrammableLogicDevice)結(jié)構(gòu)：主要包括可編程邏輯宏單元、可編程I/O、可編程內(nèi)部連線。

特點(diǎn)：時(shí)延固定，工作速度高FPGA：現(xiàn)場(chǎng)可編程門陣列（FieldProgrammableGateArray)結(jié)構(gòu)：可編程邏輯塊、可編程I/O和可編程內(nèi)部互連

特點(diǎn)：含有較多的觸發(fā)器、快速的局部互連和很高的集成度192.2.2按結(jié)構(gòu)分類｛陣列型PLD單元型PLD（1）陣列型：“與陣列＋或陣列＋寄存器”的形式，如PAL、GAL、CPLD等。（2）單元型：“查找表＋寄存器”的形式，如FPGA。202.2.3按編程工藝分類：（1）掩膜編程:由半導(dǎo)體生產(chǎn)廠家對(duì)器件進(jìn)行編程，如ROM。（2）一次性編程:使用熔絲或反熔絲編程器件,如PROM。（3）光擦除/電編程:可多次編程，如EPROM。（4）電擦除/電編程:可多次編程，如EEPROM。和EPROM相比EEPROM具有擦除方便和編程速度快的優(yōu)點(diǎn)；（5）靜態(tài)存儲(chǔ)器編程：使用SRAM為編程器件，可多次編程。

其中：（1）～（4）類為非易失性器件；（5）為易失性器件，使用時(shí)需要配置器件。21

GeneralArrayLogicDevice與陣列+輸出邏輯宏單元（OLMC）2.3GAL器件的結(jié)構(gòu)及特點(diǎn)

2.3.1GAL的結(jié)構(gòu)框圖圖2.3.1GAL結(jié)構(gòu)示意圖

22輸出邏輯宏單元輸入/輸出口輸入口時(shí)鐘輸入三態(tài)控制可編程與陣列固定或陣列圖2.3.2GAL16V8邏輯圖

232.3.2輸出邏輯宏單元（OLMC）的結(jié)構(gòu)與原理24GAL的四種輸出組態(tài)

252.3.3GAL的主要特點(diǎn)※

通用性好。宏單元可根據(jù)需要任意組態(tài)，當(dāng)輸入引腳不夠用時(shí)還可將OLMC組態(tài)為輸入端，因而使用十分靈活；※采用UVMOS或EECMOS工藝，可重復(fù)使用；※方便生產(chǎn)和使用。只有GAL16V8、20V8、39V18等少數(shù)幾個(gè)品種。1、GAL的優(yōu)點(diǎn)26※只能作為同步時(shí)序電路使用，且只能是外加時(shí)鐘；※各觸發(fā)器只能同時(shí)置位和清零；※每個(gè)宏單元只有一條向與陣列反饋的通道；※每個(gè)OLMC中或門的輸入端是固定的。2、GAL的不足272.4CPLD的結(jié)構(gòu)及特點(diǎn)

2.4.1Lattice公司ispLSI器件的結(jié)構(gòu)20世紀(jì)90年代以來，Lattice首先發(fā)明了ISP（In-SystemProgrammability）下載方式，并將E2CMOS與ISP相結(jié)合，使CPLD的應(yīng)用領(lǐng)域有了巨大的擴(kuò)展。ispLSI器件都屬于乘積項(xiàng)方式構(gòu)成可編程邏輯的陣列型CPLD，基本結(jié)構(gòu)由四部分組成：通用邏輯塊（GLB）、集總布線區(qū)（GRP）、輸入輸出單元（IOC）、輸出布線區(qū)（ORP）。另外還有時(shí)鐘分配網(wǎng)絡(luò)（CDN）。以ispLSI系列的CPLD為例分析一下其基本結(jié)構(gòu)。281、ispLSI1032E功能結(jié)構(gòu)圖全局布線池通用邏輯塊GLBI/O端口輸出布線池時(shí)鐘分配網(wǎng)絡(luò)29a.標(biāo)準(zhǔn)組態(tài)2、ispLSI1032---GLB(GeneralLogicBlock)30b.高速直通組態(tài)31c.異或邏輯組態(tài)32d.單乘積項(xiàng)組態(tài)33e.多模式組態(tài)34（1）使用靈活。

乘積項(xiàng)共享陣列的輸入來自4個(gè)或門，而其4個(gè)輸出則用來控制該單元中的4個(gè)觸發(fā)器。至于哪一個(gè)或門送給哪一個(gè)觸發(fā)器不是固定的，而靠編程決定，一個(gè)或門輸出可以送給幾個(gè)觸發(fā)器，一個(gè)觸發(fā)器也可以同時(shí)接受幾個(gè)或門的輸出信息，甚至還可以跨過PTSA直接將或門輸出送至某個(gè)觸發(fā)器。GLB總結(jié)ProductTermSharingArray35（2）同一GLB中的觸發(fā)器必須同步工作。雖然輸出邏輯宏單元中4個(gè)D觸發(fā)器的時(shí)鐘是連在一起的，但所使用的時(shí)鐘信號(hào)卻有多種選擇，可以是全局時(shí)鐘，也可以是片內(nèi)生成的乘積項(xiàng)時(shí)鐘。不同GLB中觸發(fā)器可以使用不同的時(shí)鐘。（3）同一GLB中4個(gè)觸發(fā)器同時(shí)復(fù)位。復(fù)位信號(hào)可以是全局復(fù)位信號(hào)或GLB中乘積項(xiàng)產(chǎn)生的復(fù)位信號(hào)，兩者始終是或的關(guān)系。GLB是ispLSI芯片中最關(guān)鍵的部件，它是一種標(biāo)準(zhǔn)邏輯塊。363、ispLSI1032---IOC結(jié)構(gòu)(InputOutputCell) 輸入輸出單元37ispLSI1032---IOC組態(tài)384、ispLSI1032---ORP(OutputRoutingPool) 輸出布線區(qū)395、ispLSI1032---CDN(ClockDistributionNetwork)

時(shí)鐘分配網(wǎng)絡(luò)406、ispLSI1032---命名方法412.5FPGA的結(jié)構(gòu)特點(diǎn)

Xilinx在1985年首次推出了FPGA，隨后不斷推出新的集成度更高、速度更快、價(jià)格更低、功耗更低的PLD器件系列。包括：CPLD：CoolRunner、XC9500系列

FPGA：XC2000、XC4000、Spartan和Virtex、VirtexIIpro、Virtex4

Virtex-4系列FPGA采用90nm工藝制造，可提供密度達(dá)20萬邏輯單元和高達(dá)500MHz的工作速度。(1)側(cè)重普通邏輯應(yīng)用：Virtex-4LX。(2)側(cè)重?cái)?shù)字信號(hào)處理應(yīng)用：Virtex-4SX。(3)側(cè)重高速串行連接和嵌入式處理應(yīng)用：Virtex-4FX。422.5.1Xilinx公司FPGA的基本結(jié)構(gòu)主要由三個(gè)部分組成：可編程邏輯功能塊、可編程輸入/輸出塊、可編程內(nèi)部互連資源。431、CLB結(jié)構(gòu)示意圖（ConfigurableLogicBlocks）442、IOB結(jié)構(gòu)示意圖（InputOutputBlocks）453.內(nèi)部互連資源PI（ProgrammableInterconnect）和開關(guān)矩陣SM（SwichingMatric）

（1）長線互連水平長線外側(cè)的四條長線垂直長線46（2）直接互連（DirectInterconnect）

每個(gè)CLB與其周圍的4個(gè)CLB之間及最外層CLB與相鄰IOB間的連接，這種連接方式的工作速度最高。（3）一般互連和開關(guān)矩陣

BBCBDBBCBDCCCEDCDESMSMSMSM一般互連開關(guān)矩陣472.5.2

FPGA與CPLD的比較1、邏輯單元的粒度不同F(xiàn)PGA中邏輯單元粒度小，其輸入變量為4～8，輸出為1～2，每塊芯片中有幾十到幾萬個(gè)這樣的邏輯塊。CPLD中邏