七人表決器課程設(shè)計報告

..課程設(shè)計課程名稱硬件描述語言與EDA技術(shù)題目名稱硬件描述語言與EDA技術(shù)實踐學(xué)生學(xué)院材料與能源專業(yè)班級11微電子學(xué)<1>班學(xué)號學(xué)生姓名指導(dǎo)教師20XX6月27日XX工業(yè)大學(xué)課程設(shè)計任務(wù)書題目名稱硬件描述語言與EDA技術(shù)實踐學(xué)生學(xué)院材料與能源學(xué)院專業(yè)班級11微電子學(xué)<1>班姓名學(xué)號一、課程設(shè)計的內(nèi)容與要求系統(tǒng)功能分析,分模塊層次化設(shè)計；實現(xiàn)系統(tǒng)功能的方案設(shè)計；編寫各功能模塊VHDL語言程序；對各功能模塊進(jìn)行編譯、綜合、仿真和驗證；頂層文件設(shè)計,可用VHDL語言設(shè)計,也可以用原理圖設(shè)計；整個系統(tǒng)進(jìn)行編譯、綜合、仿真和驗證；在CPLD/FPGA實驗開發(fā)系統(tǒng)試驗箱上進(jìn)行硬件驗證；按所布置的題目要求,每一位學(xué)生獨(dú)立完成全過程。二、課程設(shè)計應(yīng)完成的工作所要求設(shè)計內(nèi)容的全部工作；按設(shè)計指導(dǎo)書要求提交一份報告書；提交電子版的設(shè)計全部內(nèi)容：工程目錄文件夾中的全部內(nèi)容,報告書三、課程設(shè)計進(jìn)程安排序號設(shè)計各階段內(nèi)容地點(diǎn)起止日期1布置設(shè)計題目和要求；收集相關(guān)資料。工3－317或宿舍6.232方案分析與確定；編寫VHDL源程序。工3－317或宿舍6.243編寫VHDL源程序；編譯、綜合、仿真、定時分析、適配。工3－317或宿舍6.254下載和硬件驗證；驗收。工3－3176.265下載和硬件驗證；驗收；撰寫報告工3－3176.27678四、應(yīng)收集的資料及主要參考文獻(xiàn)陳先朝,硬件描述語言與EDA技術(shù)實踐指導(dǎo)書,20XX3月曹昕燕等編著,EDA技術(shù)實驗與課程設(shè)計,清華大學(xué)出版社,20XX5月劉欲曉等編著,EDA技術(shù)與VHDL電路開發(fā)應(yīng)用實踐,電子工業(yè)出版社,20XX4月劉昌華等編著,數(shù)字邏輯EDA設(shè)計與實踐：MAX+plusⅡ與QuartusⅡ雙劍合璧,國防工業(yè)出版社,20XX劉江海主編,EDA技術(shù)課程設(shè)計,華中科技大學(xué)出版社,20XX1月發(fā)出任務(wù)書日期：20XX6月23日指導(dǎo)教師簽名：計劃完成日期：20XX6月27日基層教學(xué)單位責(zé)任人簽章：主管院長簽章：..七人表決器1.設(shè)計目的<1>學(xué)習(xí)和掌握QuartusII軟件的基本操作；<2>通過設(shè)計七人表決器,掌握基于可編程器件的VHDL硬件描述語言的設(shè)計方法；<3>學(xué)習(xí)用CPLD/FPGA 實踐系統(tǒng)硬件驗證電路設(shè)計的正確性2.設(shè)計題目及要求<1>題目：表決器<2>要求：設(shè)計一個七人表決器,當(dāng)贊成人數(shù)大于等于四時顯示表決通過,同時分別將投票中贊成的人數(shù)和反對的人數(shù)在數(shù)碼管上顯示出來。3.設(shè)計方案：表決器的功能是將所投票者的結(jié)果綜合起來,超過半數(shù)贊成則表示結(jié)果通過,反之則不通過。而七人表決器由七個人來投票,當(dāng)贊成的票數(shù)大于或者等于4人,則認(rèn)為通過；當(dāng)反對的票數(shù)大于或者等于4人時,則認(rèn)為不通過。所以這次設(shè)計中我將用7個數(shù)據(jù)開關(guān)來表示七個人,當(dāng)對應(yīng)的撥擋開關(guān)輸入為‘1’時,表示此人同意；否則若撥擋開關(guān)輸入為‘0’時,則表示此人反對。表決的結(jié)果用一個LED表示,若表決的結(jié)果為同意,則LED被點(diǎn)亮,；否則,如果表決的結(jié)果為反對,則LED不會被點(diǎn)亮。同時用七段顯示數(shù)碼管來顯示贊成的人數(shù)和反對的人數(shù)。4.實驗箱使用說明本次使用的實驗箱為KHF－3型CPLD/FPGA實踐開發(fā)系統(tǒng)所用芯片：ACEX1K系列的EP1K30QC208-3,引腳為208個,5980邏輯單元。數(shù)據(jù)開關(guān)SW1至SW7分別代表7人。當(dāng)數(shù)據(jù)開關(guān)按下時輸出為高電平‘1’,代表該投票者贊成,反之輸出為低電平‘0’,代表該投票者反對。數(shù)碼管SEG1為贊成者人數(shù),數(shù)碼管SEG4為反對者人數(shù)LED燈SEG5對應(yīng)的P190為結(jié)果通過指示燈,當(dāng)燈點(diǎn)亮,則代表投票結(jié)果為通過,反之熄滅時代表投票結(jié)果不通過。5.設(shè)計流程圖開始開始七位投票者開始投票統(tǒng)計投票者贊成票數(shù),顯示兩方人數(shù)贊成票數(shù)≥4結(jié)果燈點(diǎn)亮結(jié)果燈熄滅結(jié)束否是是..6.VHDL程序設(shè)計LIBRARYIEEE; --庫的說明USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYbjqIS --定義實體bjqPORT --端口說明<clk:INSTD_LOGIC; --時鐘輸入端口 vote:INSTD_LOGIC_VECTOR<6DOWNTO0>; --七人投票端 LED_pass:OUTSTD_LOGIC; --結(jié)果LED燈 LED_approve,LED_object:OUTSTD_LOGIC_VECTOR<6DOWNTO0>>; --贊成人數(shù)及反對人數(shù)顯示數(shù)碼管ENDENTITYbjq; ARCHITECTUREbhvOFbjqIS --結(jié)構(gòu)體說明 SIGNALq:STD_LOGIC; --內(nèi)部信號說明 SIGNALq1,q2:STD_LOGIC_VECTOR<6DOWNTO0>;BEGIN PROCESS<vote> VARIABLEA:INTEGER; --定義變量A用于統(tǒng)計贊成人數(shù) BEGIN A:=0; IFclk'EVENTANDclk='1'THEN IFvote<0>='1'THENA:=A+1;ENDIF; IFvote<1>='1'THENA:=A+1;ENDIF; IFvote<2>='1'THENA:=A+1;ENDIF; IFvote<3>='1'THENA:=A+1;ENDIF; IFvote<4>='1'THENA:=A+1;ENDIF; IFvote<5>='1'THENA:=A+1;ENDIF; IFvote<6>='1'THENA:=A+1;ENDIF;CASEAIS --通過CASE語句選擇不同贊成人數(shù)下LED數(shù)碼管的顯示內(nèi)容 WHEN0=>q<='0';q1<="1111110";q2<="1110000"; WHEN1=>q<='0';q1<="0110000";q2<="1011111"; WHEN2=>q<='0';q1<="1101101";q2<="1011011"; WHEN3=>q<='0';q1<="1111001";q2<="0110011"; WHEN4=>q<='1';q1<="0110011";q2<="1111001"; WHEN5=>q<='1';q1<="1011011";q2<="1101101"; WHEN6=>q<='1';q1<="1011111";q2<="0110000"; WHEN7=>q<='1';q1<="1110000";q2<="1111110"; WHENOTHERS=>q<='Z';q1<="ZZZZZZZ";q2<="ZZZZZZZ"; ENDCASE;LED_pass<=q; --將結(jié)果送到LED燈及數(shù)碼管 LED_approve<=q1; LED_object<=q2; ENDIF; ENDPROCESS;ENDARCHITECTUREbhv;..仿真端口設(shè)置完畢后如下圖所示：..仿真的最終結(jié)果：仿真波形分析當(dāng)輸入vote為1100101時,表示有4人投于贊成票,LED_approve顯示為0110011,即數(shù)碼管顯示為‘4’,LED_object顯示為1111001,即數(shù)碼管顯示為‘3’,LED_pass為高電平即點(diǎn)亮；當(dāng)輸入vote為1100000時,表示有2人投于贊成票,LED_approve顯示為1101101,即數(shù)碼管顯示為‘2’,LED_object顯示為1011011,即數(shù)碼管顯示為‘5’,LED_pass為低電平即熄滅；當(dāng)輸入vote為1100001時,表示有3人投于贊成票,LED_approve顯示為1111001,即數(shù)碼管顯示為‘3’,LED_object顯示為0110011,即數(shù)碼管顯示為‘4’,LED_pass為低電平即熄滅；當(dāng)輸入vote為1100010時,表示有3人投于贊成票,LED_approve顯示為1111001,即數(shù)碼管顯示為‘3’,LED_object顯示為0110011,即數(shù)碼管顯示為‘4’,LED_pass為低電平即熄滅；如此說明,仿真結(jié)果符合實際要求需要。9.管腳分配..設(shè)計所遇到的問題這次設(shè)計中所遇到的最大困難在于仿真。由于對仿真的功能不夠熟悉,一開始對于輸入波形的設(shè)置就亂了陣腳。最初時鐘信號的輸入設(shè)置并沒有很大問題,但是我并沒有考慮到仿真時的endtime。由于endtime設(shè)置比較小,使得仿真結(jié)果并不完善。后來請教了同學(xué)后才發(fā)現(xiàn)了這問題。由于輸入為多通道輸入,每一個vote信號我都使用了一個random波形,使得輸入十分的紊亂,輸出結(jié)果更是一塌糊涂。后來將vote變成二進(jìn)制類型輸入,并且隨機(jī)設(shè)置了初始值,解決了這個問題。 11.設(shè)計的收獲和體會 通過這次EDA的課程設(shè)計使我對于QuartusII的了解更加深入。不僅學(xué)到了如何通過VHDL硬件描述語音來實現(xiàn)可編程器件的運(yùn)用,還學(xué)到了如何利用QuartusII的強(qiáng)大的仿真功能驗證器件功能的正確性。但更多的是能夠自己動手,這樣的實踐會比光看書更為有用。在實踐中我們可以發(fā)現(xiàn)一般書上可能不會出現(xiàn)的問題,這樣問題出現(xiàn)了我們便可以通過自己發(fā)掘的途徑解決問題,加深我們對這問題