數(shù)字電路的基礎(chǔ)知識

第1章數(shù)字電路的基礎(chǔ)知識1.1數(shù)字電路的基礎(chǔ)知識1.2基本邏輯關(guān)系1.3邏輯代數(shù)及運算規(guī)則1.4邏輯函數(shù)的表示法1.5邏輯函數(shù)的化簡1.1數(shù)字電路的基礎(chǔ)知識

數(shù)字信號和模擬信號電子電路中的信號模擬信號數(shù)字信號幅度隨時間連續(xù)變化的信號例：正弦波信號、鋸齒波信號等。幅度不隨時間連續(xù)變化,而是跳躍變化計算機中,時間和幅度都不連續(xù),稱為離散變量模擬信號tV(t)tV(t)數(shù)字信號高電平低電平上跳沿引言下跳沿模擬電路與數(shù)字電路的區(qū)別1、工作任務(wù)不同：

模擬電路研究的是輸出與輸入信號之間的大小、相位、失真等方面的關(guān)系；數(shù)字電路主要研究的是輸出與輸入間的邏輯關(guān)系（因果關(guān)系）。

模擬電路中的三極管工作在線性放大區(qū),是一個放大元件；數(shù)字電路中的三極管工作在飽和或截止狀態(tài),起開關(guān)作用。

因此，基本單元電路、分析方法及研究的范圍均不同。2、三極管的工作狀態(tài)不同：模擬電路研究的問題引言基本電路元件:基本模擬電路:晶體三極管場效應(yīng)管集成運算放大器

信號放大及運算(信號放大、功率放大）信號處理（采樣保持、電壓比較、有源濾波）信號發(fā)生（正弦波發(fā)生器、三角波發(fā)生器、…）數(shù)字電路研究的問題基本電路元件引言基本數(shù)字電路邏輯門電路觸發(fā)器

組合邏輯電路時序電路（寄存器、計數(shù)器、脈沖發(fā)生器、脈沖整形電路）

A/D轉(zhuǎn)換器、D/A轉(zhuǎn)換器基本邏輯關(guān)系與

(and)

或

(or)

非(not)1.2基本邏輯關(guān)系1.與邏輯關(guān)系UABY

真值表ABY000010100111規(guī)定:

開關(guān)合為邏輯“1”

開關(guān)斷為邏輯“0”

燈亮為邏輯“1”

燈滅為邏輯“0”真值表特點:

任0則0,全1則1一、“與”邏輯關(guān)系和與門與邏輯：決定事件發(fā)生的各條件中，所有條件都具備，事件才會發(fā)生（成立）。2.二極管組成的與門電路+5VVAVBVO輸入輸出電平對應(yīng)表

(忽略二極管壓降)VAVBVO

0.30.30.30.330.330.30.33330.3V=邏輯0,3V=邏輯1

此電路實現(xiàn)“與”邏輯關(guān)系與門符號:&ABY與邏輯運算規(guī)則—

邏輯乘3.與邏輯關(guān)系表示式Y(jié)=A?B=AB

與門符號:&ABY基本邏輯關(guān)系000010100111ABY與邏輯真值表0?0=00?1=01?0=01?1=1二、“或”邏輯關(guān)系和或門或邏輯：決定事件發(fā)生的各條件中，有一個或一個以上的條件具備，事件就會發(fā)生（成立）。1、“或”邏輯關(guān)系UABY000011101111ABY開關(guān)合為邏輯“1”，開關(guān)斷為邏輯“0”；燈亮為邏輯“1”，燈滅為邏輯“0”

。設(shè)：特點:任1則1,全0則0真值表基本邏輯關(guān)系2、二極管組成的“或”門電路0.3V=邏輯0,3V=邏輯1此電路實現(xiàn)“或”邏輯關(guān)系。VAVBVO

0.30.30.30.33330.33333輸入輸出電平對應(yīng)表(忽略二極管壓降)000011101111VAVBVOR-5V基本邏輯關(guān)系或門符號:ABY≥1或邏輯運算規(guī)則—

邏輯加3.或邏輯關(guān)系表示式

Y=A＋B

或門符號:ABY≥1000011101111ABY或邏輯真值表基本邏輯關(guān)系0+0=00+1=11+0=11+1=1三、“非”邏輯關(guān)系與非門“非”邏輯：決定事件發(fā)生的條件只有一個，條件不具備時事件發(fā)生（成立），條件具備時事件不發(fā)生。特點:1則0,0則1真值表0110AYYRAU1、“非”邏輯關(guān)系基本邏輯關(guān)系2、非門電路--三極管反相器三極管反相器電路實現(xiàn)“非”邏輯關(guān)系。非門表示符號:1YA

輸入輸出電平對應(yīng)表

VAVO

01(三極管截止)10(三極管飽和)+EcVAVORcR1基本邏輯關(guān)系非邏輯—邏輯反非邏輯真值表

AY0110

運算規(guī)則：

0＝11＝03.非邏輯關(guān)系表示式非邏輯關(guān)系表示式:

Y＝A四、基本邏輯關(guān)系的擴展

將基本邏輯門加以組合，可構(gòu)成“與非”、“或非”、“異或”等門電路。1、與非門表示式：Y=AB

真值表

ABABY0001010110011110Y=ABC多個邏輯變量時:&ABY符號：2、或非門表示式：

Y=A+B

真值表

ABABY0001011010101110多個邏輯變量時:Y=A+B+CABY≥1符號：真值表特點:

相同則0,

不同則1

真值表

ABABABY000000110110011110003、異或門Y=AB=AB+AB表示式：=1ABY符號：用基本邏輯門組成異或門11&&≥1ABY=AB=AB+AB表示式：ABABABY=AB+AB異或門門電路是實現(xiàn)一定邏輯關(guān)系的電路。類型:與門、或門、非門、與非門、或非門、異或門……

。1、用二極管、三極管實現(xiàn)2、數(shù)字集成電路(大量使用)1)TTL集成門電路

2)MOS集成門電路實現(xiàn)方法:門電路小結(jié)門電路小結(jié)門電路符號表示式與門&ABYABY≥1或門非門1YAY=ABY=A+BY=A與非門&ABYY=AB或非門ABY≥1Y=A+B異或門=1ABYY=AB1.3邏輯代數(shù)及運算規(guī)則數(shù)字電路要研究的是電路的輸入輸出之間的邏輯關(guān)系，所以數(shù)字電路又稱邏輯電路，相應(yīng)的研究工具是邏輯代數(shù)（布爾代數(shù)）。在邏輯代數(shù)中，邏輯函數(shù)的變量只能取兩個值（二值變量），即0和1。乘運算規(guī)則:加運算規(guī)則:1、邏輯代數(shù)基本運算規(guī)則非運算規(guī)則:0+0=0，0+1=1，1+0=1，1+1=10?0=00?1=01?0=01?1=1A＝AA?0=0A?1=AA?A=AA?A=00=11=0A+0=A，A+1=1，A+A=A，A+A=12.邏輯代數(shù)運算規(guī)律交換律:A+B=B+A

AB=BA結(jié)合律:A+B+C=(A+B)+C=A+(B+C)

ABC=(AB)C=A(BC)邏輯代數(shù)的基本運算規(guī)則邏輯代數(shù)的基本運算規(guī)則分配律:A(B+C)=AB+ACA+BC=(A+B)(A+C)求證:（分配律第2條）A+BC=(A+B)(A+C)證明:右邊=(A+B)(A+C)=AA+AB+AC+BC;分配律=A+A(B+C)+BC;結(jié)合律,AA=A=A(1+B+C)+BC;結(jié)合律=A?1+BC;1+B+C=1=A+BC;A?1=1=左邊吸收規(guī)則原變量吸收規(guī)則:反變量吸收規(guī)則:A+AB=A+BA+AB=A+B注:紅色變量被吸收掉！A+AB=A+AB+AB=A+(A+A)B=A+1?B;A+A=1=A+BA+AB=A證明:邏輯代數(shù)的基本運算規(guī)則混合變量吸收規(guī)則:AB+AC+BC=AB+AC+(A+A)BC=AB+AC+ABC+ABC=AB(1+C)+AC(1+B)=AB+ACAB+AB=AAB+AC+BC=AB+AC證明:邏輯代數(shù)的基本運算規(guī)則反演定理（德摩根定理）A?B=A+B

A+B=A?B用真值表證明ABA?BA+B1110000110111110證明:邏輯代數(shù)的基本運算規(guī)則一、邏輯函數(shù)的表示方法四種表示方法Y=AB+AB邏輯代數(shù)式(邏輯表示式,邏輯函數(shù)式)11&&≥1ABY

邏輯電路圖:卡諾圖

將邏輯函數(shù)輸入變量取值的不同組合與所對應(yīng)的輸出變量值用列表的方式一一對應(yīng)列出的表格。N個輸入變量種組合。真值表：1.4邏輯函數(shù)的表示法真值表邏輯函數(shù)的表示方法ABY001011101110ABCY000000100100011010001011110111110110AY一輸入變量，二種組合二輸入變量，四種組合三輸入變量，八種組合真值表（四輸入變量）邏輯函數(shù)的表示方法ABCDY0000100010001010011101000010110110001111ABCDY1000110011101011011111001110111110111111四輸入變量，16種組合

將真值表或邏輯函數(shù)式用一個特定的方格圖表示，稱為卡諾圖。最小相:輸入變量的每一種組合。卡諾圖的畫法：（二輸入變量）邏輯函數(shù)的表示方法ABY001011101110AB01010111輸出變量Y的值輸入變量卡諾圖卡諾圖的畫法（三輸入變量）邏輯函數(shù)的表示方法邏輯相鄰：相鄰單元輸入變量的取值只能有一位不同。0100011110

ABC00000111輸入變量輸出變量Y的值A(chǔ)BCY00000010010001101000101111011111ABCD0001111000011110四變量卡諾圖函數(shù)取0、1均可，稱為無所謂狀態(tài)。只有一項不同四輸入變量卡諾圖有時為了方便，用二進制對應(yīng)的十進制表示單元格的編號。單元格的值用函數(shù)式表示。F(A,B,C)=(1,2,4,7)ABC0001111001ABC十進制數(shù)00000011010201131004101511061117ABC00011110010

1

0

1

10

1

0

ABCD0001111000011110四變量卡諾圖單元格的編號ABCD

000001000120010300114010050101601107011181000ABCD

91001101010111011121100131101141110151111

F(A,B,C,D)=(0,2,3,5,6,8,9,10,11,12,13,14,15)二、邏輯函數(shù)四種表示方式的相互轉(zhuǎn)換1、邏輯電路圖邏輯代數(shù)式BABY=AB+ABABA1&AB&1≥1AB010101112、真值表卡諾圖ABY001011101110二變量卡諾圖四種表示方式的相互轉(zhuǎn)換真值表3、真值表、卡諾圖邏輯代數(shù)式方法:將真值表或卡諾圖中為1的項相加,寫成“與或式”。Y=AB+AB+AB

真值表

ABY001011101110AB01010111AB四種表示方式的相互轉(zhuǎn)換此邏輯代數(shù)式并非是最簡單的形式，實際上此真值表是與非門的真值表，其邏輯代數(shù)式為Y=AB因此，有一個化簡問題。ABAB1.5邏輯函數(shù)的化簡1.5.1利用邏輯代數(shù)的基本公式化簡例1：反變量吸收提出AB=1提出AY=AB=AB+AB=A?A?B?B?A?B右邊=A?A?B+B?A?B;AB=A+B=A?A?B+B?A?B;A=A=A?(A+B)+B?(A+B);AB=A+B=A?A+A?B+B?A+B?B;展開

=0+A?B+A?B+0=A?B+A?B=左邊結(jié)論:異或門可以用4個與非門實現(xiàn)例2:證明異或門可以用4個與非門實現(xiàn)Y=AB=AB+AB=A?A?B?B?A?B&&&&ABY11&&≥1AB例3Y=ABC+ABC+ABC+ABC+ABC將化簡為最簡邏輯代數(shù)式。=AB(C+C)+ABC+AB(C+C)=AB+ABC+AB=(A+A)B+ABC=B+BAC;A+AB=A+B=B+AC；C+C=1Y=ABC+ABC+ABC+ABC+ABC例4將Y化簡為最簡邏輯代數(shù)式。

Y=AB+(A+B)CD解：Y=AB+(A+B)CD=AB+(A+B)CD=AB+ABCD=AB+CD;利用反演定理;將AB當(dāng)成一個變量,利用公式A+AB=A+B；A=A

適用輸入變量為3、4個的邏輯代數(shù)式的化簡；化簡過程比公式法簡單直觀。3）每一項可重復(fù)使用，但每一次新的組合，至少包含一個未使用過的項，直到所有為1的項都被使用后化簡工作方算完成。1）上、下、左、右相鄰（n=0,1,2,3)個項，可組成一組。2）先用面積最大的組合進行化簡，利用吸收規(guī)則，可吸收掉n個變量。用卡諾圖化簡的規(guī)則：對于輸出為1的項吸收掉1個變量；吸收掉2個變量...1.5.2利用卡諾圖化簡4）每一個組合中的公因子構(gòu)成一個“與”項，然后將所有“與”項相加，得最簡“與或”表示式。5）無所謂項當(dāng)“1”處理。用卡諾圖化簡規(guī)則（續(xù)）例1Y=A+B或門AB10010111AB吸收規(guī)則:Y=AB+AB+AB=AB+AB+AB+AB=A(B+B)+(A+A)B=A+B例2用卡諾圖化簡00011110000111101011111010110110ABCDDACBCY=D+AC+BCF=(A,B,C,D)=(0,2,3,5,7,8,9,10,11,12,13，14,15)0001111000011110CDAB1101111111101011ACDBDBDF=A+CD+BD+BD0123456712131489111015用卡諾圖化簡例3例4：首先:邏輯代數(shù)式卡諾圖

CAB01000111101110000Y=AB+BC用卡諾圖化簡邏輯代數(shù)式Y(jié)=AB+ABC+ABCABBC1例5：已知真值表如圖，用卡諾圖化簡。101狀態(tài)未給出，即是無所謂狀態(tài)。ABC0001111001化簡時可以將無所謂狀態(tài)當(dāng)作1或0，目的是得到最簡結(jié)果。認為是1AF=A第2章組合邏輯電路2.1TTL集成門電路2.2其它類型的TTL門電路2.3組合邏輯電路的分析2.4組合邏輯電路的設(shè)計2.5集成組合邏輯電路

TTL—晶體管-晶體管邏輯集成電路集成門電路集成門電路雙極型TTL(Transistor-TransistorLogicIntegratedCircuit,TTL)ECLNMOSCMOSPMOSMOS型（Metal-Oxide-

Semiconductor，MOS）MOS—金屬氧化物半導(dǎo)體場效應(yīng)管集成電路2.1.1TTL與非門的基本原理TTL與非門的內(nèi)部結(jié)構(gòu)+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABCT1:多發(fā)射極晶體管2.1TTL集成門電路NNP1.任一輸入為低電平（0.3V）時“0”1V不足以讓T2、T5導(dǎo)通三個PN結(jié)導(dǎo)通需2.1V+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABCT2、T5截止uouo=5-uR2-ube3-ube43.4V高電平！NNP+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC“1”全導(dǎo)通電位被嵌在2.1V全反偏1V截止2.輸入全為高電平（3.4V）時或輸入全甩空T2、T5飽和導(dǎo)通uo=0.3V輸出低電平輸入甩空，相當(dāng)于輸入“1”NNP輸入、輸出的邏輯關(guān)系式：+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC與非門表示符號邏輯表示式&ABYCY=ABCY=AAY（非門，反相器）&ABYY=AB如：TTL門電路芯片（四2輸入與非門，型號74LS00)地GNDTTL門電路芯片簡介外形&&&1413121110981234567&管腳電源VCC（+5V）4、常用TTL邏輯門電路名稱國際常用系列型號國產(chǎn)部標型號說明四2輸入與非門74LS00T1000四2輸入或門四2異或門四2輸入或非門四2輸入與門雙4輸入與非門雙4輸入與門六反相器8輸入與非門74LS3274LS0274LS0874LS8674LS2174LS2074LS3074LS04T186T1008T1086T1021T1002一個組件內(nèi)部有四個門，每個門有兩個輸入端一個輸出端。一個組件內(nèi)有兩個門，每個門有4個輸入端。只一個門，8個輸入端。有6個反相器。2.2.2TTL門電路的主要技術(shù)參數(shù)1)輸出高電平、低電平高電平:3.4V--4V以上低電平:0.3V--0.4V以下2)閾值電壓：

UTH=1.4VVIVO高電平低電平1VOVIUTH=1.4V3)扇出系數(shù):N<=10&&&≥1TTL門電路的主要參數(shù)扇出系數(shù)—

輸出端允許驅(qū)動的門電路的最大數(shù)目。輸入A、B波形如圖所示,請畫出與非門的輸出（Y）波形。ABYY=AB課堂練習(xí):&ABYABY001011101110真值表RLUCC2.2其它類型的TTL門電路1.集電極開路的與非門（OC門）輸入全1時，輸出=0；輸入任0時，輸出懸空+5VFR2R13kT2R3T1T5b1c1ABC&符號應(yīng)用時輸出端要接一上拉負載電阻RL。&OC門可以實現(xiàn)“線與”功能。&&&UCCF1F2F3F分析：F1、F2、F3任一導(dǎo)通，則F=0。F1、F2、F3全截止，則F=1。輸出級RLUCCRLT5T5T5F=F1F2F3負載電阻RL和電源UCC可以根據(jù)情況選擇。&J+30V220VJD2.三態(tài)門E—控制端+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABDE一、結(jié)構(gòu)+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABDE二、工作原理(1)控制端E=0時的工作情況：01截止+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABDE(2)控制端E=1時的工作情況10導(dǎo)通截止截止高阻態(tài)&ABF符號功能表三、三態(tài)門的符號及功能表&ABF符號功能表使能端高電平起作用使能端低電平起作用E1E2E3公用總線=０=１=０三態(tài)門主要作為TTL電路與總線間的接口電路。四、三態(tài)門的用途工作時，E1、E2、E3分時接入高電平。2.3組合邏輯電路的分析

特點:某一時刻的輸出狀態(tài)僅由該時刻電路的輸入信號決定,而與該電路在此輸入信號之前所具有的狀態(tài)無關(guān)。

組合邏輯電路：用各種門電路組成的，用于實現(xiàn)某種功能的復(fù)雜邏輯電路?；喌贸鼋Y(jié)論（邏輯功能）。組合邏輯電路圖寫出邏輯表達式分析方法：例1：&&&&ABYABAABBABY=AABBAB=AAB+BAB=AAB+BAB=AB(A+B)=(A+B)(A+B)=0+AB+AB+0異或門組合邏輯電路的分析=AB+AB組合邏輯電路的分析例2：M=1(高電平）：Y=AM=0(低電平）：Y=B本圖功能：二選一電路。數(shù)據(jù)選擇器B&&&AMY1M=0時：門1輸出恒為1，A信號被拒之門外。零電平對與非門的封門作用。Y=AMBM=AM+BM2.4組合邏輯電路的設(shè)計方法步驟:根據(jù)題意列真值表邏輯式化簡卡諾圖化簡畫邏輯電路圖寫最簡邏輯式例1:

交通燈故障監(jiān)測邏輯電路的設(shè)計。紅燈R黃燈Y綠燈G單獨亮正常黃、綠同時亮正常其它情況不正常RYG單獨亮正常黃、綠同時亮正常其他情況不正常RYG000011111011110000Z=RYG+RG+RY組合邏輯電路的設(shè)計RYGZ000100100100011010001011110111111、列真值表2、卡諾圖化簡RYRG3、寫最簡邏輯式設(shè)：燈亮為“1”，不亮為“0”，正常為“0”，不正常為“1”。例14、用基本邏輯門構(gòu)成邏輯電路Z=RYG+RG+RYRYG&111&&1Z

若要求用與非門構(gòu)成邏輯電路呢？組合邏輯電路的設(shè)計例15、用與非門構(gòu)成邏輯電路=RYG+RG+RY=RYG?RG?RY組合邏輯電路的設(shè)計例1Z=RYG+RG+RYRYG&111&&Z&(利用反演定理A+B=AB,A+B+C=ABC)例2設(shè)計一個三人表決邏輯電路，要求:三人A、B、C各控制一個按鍵，按下為“1”，不按為“0”。多數(shù)（2）按下為通過。通過時L＝1，不通過L＝0。用與非門實現(xiàn)。組合邏輯電路的設(shè)計LABC+5V要設(shè)計的邏輯電路ABCL00000010010001111000101111011111ABC0000111110111100002、用畫卡諾圖化簡L=AC+BC+AB3、寫出最簡“與或”式組合邏輯電路的設(shè)計1、列真值表BCACAB4、用與非門實現(xiàn)邏輯電路L=AB+AC+BC=AB?AC?BC組合邏輯電路的設(shè)計例2&&&&ABCL&2.4集成組合邏輯電路2.4.1數(shù)據(jù)選擇器2.4.2七段顯示譯碼器2.4.3譯碼器2.4.4加法器2.4.1數(shù)據(jù)選擇器集成組合邏輯電路從多個數(shù)據(jù)中選擇出一個選擇，也叫多路轉(zhuǎn)換器其功能類似一個多投開關(guān)，是一個多輸入、單輸出的組合邏輯電路。D0D1FA輸入輸出控制1、2選1數(shù)據(jù)選擇器1&&D0D1A1FAF0D01D1F=AD0+AD1輸入數(shù)據(jù)輸出數(shù)據(jù)控制信號集成化D0D1YA型號:74LS157數(shù)據(jù)選擇器2、4選1數(shù)據(jù)選擇器(集成電路型號:74LS153)A1

A0Y

00

D0

01

D110

D2

11

D3

Y=A1A0D0+A1A0D1+A1A0D2+A1A0D3D0A0D3D2D1A1YY=A1A0D0+A1A0D1+A1A0D2+A1A0D34選1數(shù)據(jù)選擇器&&&&1DOD1D2D311YA0A1&&123456&&78910111213141516地1W1D01D11D21D3A12S2D22W2D02D12D3A0電源1STTL集成電路：雙4選1數(shù)據(jù)選擇器型號:74LS153（國產(chǎn)T1153--T4153)輸出輸入A0A1SW10000010100110D0D1D2D32.4.2七段顯示譯碼器顯示譯碼器

用于將數(shù)字儀表、計算機、和其它數(shù)字系統(tǒng)中的測量數(shù)據(jù)、運算結(jié)果譯成十進制數(shù)顯示出來。數(shù)字、文字、符號代碼譯碼器顯示器二進制數(shù)（8421碼）顯示譯碼器二進制數(shù)十進制數(shù)00000000110010200113010040101501106011171000810019二進制數(shù)十進制數(shù)101010101111110012110113111014111115組成：用0和1兩個數(shù)字組成，逢二進一二進制數(shù)（8421碼）每一位上的1所代表的十進制數(shù)的大小稱為權(quán)重例：十進制數(shù)11111103+1102+1101+1100=11000+1100+110+11=1111例：二進制數(shù)1111123+122+121+120=18+14+12+11=15四位二進制數(shù)，每位的權(quán)重分別為8、4、2、1，所以稱為8421碼權(quán)重底數(shù)稱為基指數(shù)為位數(shù)二—十進制（BCD碼）顯示譯碼器用4位二進制數(shù)0000-1001分別代表十進制數(shù)0-9，稱為二—十進制數(shù)，又稱為BCD碼（BinaryCodedDecimal）BCD碼十進制數(shù)00000000110010200113010040101501106011171000810019abcdefgYa-Yg:控制信號高電平時,對應(yīng)的LED亮低電平時,對應(yīng)的LED滅發(fā)光二極管510YaYbYgabg510510顯示譯碼器1）二--十進制顯示譯碼器----七段數(shù)碼管顯示譯碼器譯碼器A3A2A1A0A3-A0:輸入數(shù)據(jù)要設(shè)計的七段數(shù)碼管顯示譯碼器七段數(shù)碼管顯示譯碼器abcdefgYaYbYcYdYeYfYgYaabcdefg譯碼器YbYcYdYeYfYgA3A2A1A0七段顯示譯碼電路真值表十進制數(shù)

A3A2A1A0

YaYbYcYdYeYfYg

顯示字形

00000111111001000101100001輸入二進制數(shù)輸出七段顯示譯碼電路真值表十進制數(shù)

A3A2A1A0

YaYbYcYdYeYfYg

顯示字形

0

0000

11111

100

1

0001

01100001

2

001011011012

3

001111110013

4

010001100114

5

010110110115

6011000111116

7

011111100007

8

100011111118

9

100111100119

A3A2A1A000110100100111101111111000無所謂項當(dāng)1處理先設(shè)計輸出Ya的邏輯表示式及電路圖Ya=A3+A2A0+A2A1+A2A0=A3?A2A0?A2A1?A2A0A3A2A1A0Ya000001100010200101

300111

401000

501011

601100701111810001

910011以同樣的方法可設(shè)計出Yb-Yg的邏輯表示式及其電路圖；將所有電路圖畫在一起，就得到總電路圖。將此電路圖集成化，得到七段顯示譯碼器的集成電路74LS48（國產(chǎn)型號：T339）74LS48(T339)GNDVcc電源＋5V地A3A2A1A0YaYbYdYfYeYgYcLTIBIBR七段數(shù)碼管顯示譯碼器IB為0時，使Ya--Yg=0，全滅。IBR

為0且A3～A0＝0時，使Ya-Yg=0，全滅?？刂贫丝刂贫似叨螖?shù)碼管顯示譯碼器輸入數(shù)據(jù)輸出為0時，使Ya--Yg=1,亮“8”，說明工作正常。LT：測試端LTIB：滅燈端(輸入)IBR：滅零輸入端：滅零輸出端YBR控制端功能74LS48(T339)GNDVcc電源＋5V地A3A2A1A0YaYbYdYfYeYgYcLTIBRIB/YBRYBR，當(dāng)IBR＝0且A3～A0＝0時，YBR＝0；否則YBR＝1七段數(shù)碼管顯示譯碼器IBR和YBR配合使用，可使多位數(shù)字顯示時的最高位及小數(shù)點后最低位的0不顯示00567.9900七段顯示譯碼器74LS48與數(shù)碼管的連接＋5Vabcdefg74LS48(T339)GNDVcc電源＋5VA3A2A1A0YaYbYdYfYeYgYcLTIBIBR輸入信號此三控制端不用時，通過電阻接高電平。BCD碼2.4.3譯碼器用途:計算機中的地址譯碼電路常用類型:2線—4線譯碼器型號:74LS1393線—8線譯碼器型號:74LS1384線—16線譯碼器型號:74LS154(1)2線—4線譯碼器

A1A0Y1Y3Y0Y2真值表Y2A1A0Y1Y3001110011101101011110111Y0Y0畫關(guān)于的卡諾圖A1A001111100Y0=A1+A0=A1A0寫出關(guān)于的邏輯式Y(jié)0同理寫出其他輸出量的邏輯式Y(jié)0=A1+A0=A1A0Y1=A1+A0=A1A0Y2=A1+A0=A1A0Y3=A1+A0=A1A011&&&&Y0Y1Y2Y3A1A074LS139(2)3線—8線譯碼器（74LS138）A0A1A2Y0Y1Y7A2A1A0000只

=0Y0001只

=0Y1111只

=0Y7(邏輯電路設(shè)計略,設(shè)計方法同2—4譯碼器)(3)4線—16線譯碼器（74LS154）(邏輯電路設(shè)計略,設(shè)計方法同2—4譯碼器)0001只

=0A2A1A00000只

=0Y0Y11111只

=0Y15A3A0A1A2Y0Y1Y15A3譯碼器的應(yīng)用舉例:(1)模擬信號多路轉(zhuǎn)換的數(shù)字控制輸入模擬電壓模擬電子開關(guān)u0u1u2u3譯碼器A1A0Y0Y1Y2Y3u輸出模擬電壓數(shù)字控制信號(2)計算機中存儲器單元及輸入輸出接口的尋址0單元1單元2單元3單元控制門控制門控制門控制門譯碼器A1A0Y0Y1Y2Y3或接口單元存儲器單元

計算機中央控制單元

(CPU)數(shù)據(jù)線地址線單元選擇線地址線數(shù)n尋址范圍(可選擇的單元數(shù))n23416(單片機)(1K=1024)20(PC/XT)26(PC586)(1M=1KK)2.4.4加法器(1)半加器1+)010+)110+)001+)110進位C半加器真值表ABFC0000011010101101F=AB+AB=ABC=ABF=AB+AB=ABC=AB半加器邏輯電路圖A&＝1BFC半加器ABFC(2)全加器半加器ABFC全加器AnBnCnFnCn+1本位加數(shù)低位向本位的進位本位和本位向高位的進位全加器真值表CnAnBnFnCn+1

0000000110010100110110010101011100111111Fn=Cn

(An

Bn)Cn+1=AnBn+Cn(An

Bn)全加器邏輯函數(shù)式Fn=Cn

(An

Bn)Cn+1=AnBn+Cn(An

Bn)An&＝1Bn&＝1CnFnCn+11全加器由2個半加器構(gòu)成一個全加器半加器全加器AnBnCnFnCn+1用4個全加器構(gòu)成一個4位二進制加法器全加器全加器全加器全加器C0C4A0A3A2A1B0B1B3B2F0F1F2F374LS83本課應(yīng)重點掌握的內(nèi)容1.掌握組合邏輯電路設(shè)計的步驟，并能設(shè)計給定邏輯功能的邏輯電路，用與非門實現(xiàn)，最多輸入變量個數(shù)4個。2.理解課上所講的各種數(shù)字集成組合邏輯電路的設(shè)計方法。結(jié)束第4章時序邏輯電路4.1觸發(fā)器

R-S觸發(fā)器

D觸發(fā)器4.2寄存器第4章時序邏輯電路4.1觸發(fā)器4.1.1R-S觸發(fā)器&&RDSDQQRD—RESET直接復(fù)位端SD—SET直接置位端Q,Q輸出端1.基本的R-S觸發(fā)器組成：用2個與非門(或或非門)構(gòu)成R-S觸發(fā)器真值表RDSDQQ0101(復(fù)位)1010(置位)11保持原狀

00不確定&&RDSDQQ011100RD=0同時SD=1時,Q=0。故RD稱為復(fù)位端,或稱為清0端R-S觸發(fā)器真值表&&RDSDQQ011100RDSDQQ0101(復(fù)位)1010(置位)11保持原狀

00不確定SD=0同時RD=1時,Q=1。故SD稱為置位端,或稱為置1端&&RDSDQQR-S觸發(fā)器真值表RDSDQQ0101(復(fù)位)1010(置位)11保持原狀

00不確定指R、S從01或10變成11時,輸出端狀態(tài)不變111100&&RDSDQQR-S觸發(fā)器真值表RDSDQQ0101(復(fù)位)1010(置位)11保持原狀

00不確定指RD、SD同時從00變成11時,

輸出端狀態(tài)不定001111R-S觸發(fā)器真值表RDSDQQ0101(復(fù)位)1010(置位)11保持原狀

00不確定指RD、SD同時從00變成11時,輸出端狀態(tài)不定&&RDSDQQ00111111&&RDSDQQ001111110000即Q、Q也可能是01,也可能是10設(shè)計電路時此種情況應(yīng)避免R-S觸發(fā)器特點:(1)具有兩個穩(wěn)態(tài)(Q=0,Q=1或Q=1,Q=0),稱為雙穩(wěn)態(tài)觸發(fā)器.(2)可觸發(fā)使之翻轉(zhuǎn)(使RD、SD之一為0時可翻轉(zhuǎn)).(3)具有記憶功能(RD、SD都為1時，保持原來狀態(tài)).R-S觸發(fā)器應(yīng)用舉例:單脈沖發(fā)生器&&RDSDQQ+5V+5V4.7k4.7kKR-S觸發(fā)器應(yīng)用舉例:單脈沖發(fā)生器&&RDSDQQ+5V+5V4.7k4.7kKR-S觸發(fā)器應(yīng)用舉例:單脈沖發(fā)生器&&RDSDQQ+5V+5V4.7k4.7kKQQt正脈沖負脈沖2.時鐘控制電平觸發(fā)的R-S觸發(fā)器觸發(fā)器功能表&&RDSDQQ&&RSCPCP:時鐘脈沖(ClockPulse)

R、S控制端CPRSQn+1說明

100Qn

保持1011置11100清0111不定避免0

Qn保持時鐘控制電平觸發(fā)的R-S觸發(fā)器(續(xù))時鐘控制

—只有CP=1時,輸出端狀態(tài)才能改變電平觸發(fā)—在CP=1時,控制端R、S的電平(1或0)發(fā)生變化時,輸出端狀態(tài)才改變CPRSQn+1說明

100Qn

保持1011置11100清0111不定避免0Qn保持用途:D觸發(fā)器和J-K觸發(fā)器的內(nèi)部電路4.1.2D觸發(fā)器1.時鐘控制電平觸發(fā)的D觸發(fā)器CPRSQn+1說明

100Qn

保持1011置11100清0111不定避免0Qn保持1D&&RDSDQQ&&RSCP其他兩種情況不會出現(xiàn)

時鐘控制電平觸發(fā)的D觸發(fā)器

功能表

CPDQn+1

1001110QnCP=1時,Qn+1=DCP=0時,保持原狀1DCP&&RDSDQQ&&D觸發(fā)器具有數(shù)據(jù)記憶功能

時鐘控制電平觸發(fā)的D觸發(fā)器1DCP&&RDSDQQ&&RDSD符號RDSDDCPQQ2.維持阻塞型D觸發(fā)器&&RDSDQQ&&&&DCP符號RDSDDCPQQ維持阻塞型D觸發(fā)器的引腳功能符號RD

直接清0端(復(fù)位端)R=0,S=1時,Q=0SD

直接置1端(置位端)R=1,S=0時,Q=1

小圈表示低電平有效D數(shù)據(jù)輸入端CP時鐘脈沖Q、Q輸出端，Q的小圈

表示是反相輸出端,

即Q總是與Q相反RDSDDCPQQ維持阻塞型D觸發(fā)器的引腳功能(續(xù))功能表CPQn+1D觸發(fā)方式:邊沿觸發(fā)(時鐘上升沿觸發(fā))功能表說明：在CP上升沿時，Q等于D；在CP高電平、低電平和下降沿時，Q保持不變RDSDDCPQQ時鐘下降沿觸發(fā)的維持阻塞型D觸發(fā)器RDSDDCPQQ功能表CPQn+1D功能表說明：在CP下降沿時，Q等于D；在CP高電平、低電平和上升沿時，Q保持不變3.集成D觸發(fā)器介紹(1)集成雙D觸發(fā)器74LS74RDSDDCPQQRDSDDCPQQVcc(+5V)GND(地)D觸發(fā)器應(yīng)用舉例:用D觸發(fā)器將一個時鐘進行2分頻.DCPQQCPCPQQ01RD、SD不用時,甩空或通過4.7k的電阻吊高電平頻率FQ

=FCP/2D觸發(fā)器功能CP時，Q=D用2個2分頻器級聯(lián)組成一個4分頻器DCPQQDCPQQCP1Q2QF2Q=F1Q/2=FCP/4(2)集成4D觸發(fā)器74LS175特點:一個集成電路中有4個D觸發(fā)器,

時鐘CP公共,清0端RD公共RDQQRDQQRDQQRDQQCP1D2D3D4DRD2Q1Q3Q4Q1Q2Q3Q4QVcc(+5V)GND集成4D觸發(fā)器74LS175的應(yīng)用舉例—搶答電路1Q1Q2Q2Q3Q3Q4Q4QVccGND1D2D3D4DCPR5004+5V111&&1+5V4.7k風(fēng)鳴器CP1kHz主持人清0甲乙丙丁74LS175參賽人搶答按鍵1(3)集成8D觸發(fā)器內(nèi)部有8個D觸發(fā)器

Q輸出R公共CP公共QDRQDR內(nèi)部有8個D觸發(fā)器CP1D8DRDGNDVcc1Q2D3D4D5D6D7D2Q3Q4Q5Q6Q7Q8Q課堂練習(xí)題目:時鐘CP及輸入信號D的波形如圖所示,試畫出各觸發(fā)器輸出端Q的波形,設(shè)各輸出端Q的初始狀態(tài)=0.DQDCPQ1Q2DQDCPDQDCPQ1課堂練習(xí)(續(xù))CPDQ1課堂練習(xí)(續(xù))Q2DQDCPCPDQ14.2寄存器4.2.1數(shù)碼寄存器(并行寄存器)DCP一個D觸發(fā)器組成1位的數(shù)碼寄存器CP上升沿,Q=DCP高電平、低電平、下降沿，Q不變由D觸發(fā)器組成，用于存放數(shù)碼RDSDDCPQQ由4D集成電路74LS175組成4位二進制數(shù)寄存器RDQQRDQQRDQQRDQQCP1D2D3D4DR2Q1Q3Q4Q1Q2Q3Q4QVcc(+5V)GND〔吊高電平〕D3D2D1D0CPQ3Q2Q1Q0RGNDVcc+5V+5V74LS175（電源〕CP1D2D3D4D1Q2Q3Q4Q4D鎖存器數(shù)碼寄存器(續(xù))4位二進制數(shù)數(shù)碼寄存器(續(xù))由8D集成電路74LS273組成8位二進制數(shù)寄存器D3D2D1D0CPQ3Q2Q1Q0R+5V74LS2731D8D1Q8Q8D鎖存器Q4Q5Q6Q7D4D5D6D7CP8位二進制數(shù)D7~D0數(shù)碼寄存器用于計算機并行輸入/輸出接口外部設(shè)備(打印機)8D鎖存器1D~8D1Q~8QCPD7~D0計算機CPU控制信號計算機CPU數(shù)據(jù)總線輸出接口計算機總線畫法:一條粗線代表8條線4.2.2串行移位寄存器1.用D觸發(fā)器組成的移位寄存器QSRDQSRDQSRDQSRDDiCQ1Q2Q3Q4CP串行輸入13.6寄存器13.6.2串行移位寄存器1.用D觸發(fā)器組成的移位寄存器經(jīng)4個CP脈沖,Di出現(xiàn)在Q4上Q1Q2Q3Q4CPDiDiDiDiCPDiDiDi0CPDiDi00CPDi000C0000由D觸發(fā)器組成的串行移位寄存器功能表QSRDQSRDQSRDQSRDDiCQ1Q2Q3Q4CP串行輸入循環(huán)移位寄存器CQSRDQSRDQSRDQSRDQ1Q2Q3Q4CP經(jīng)4個CP脈沖循環(huán)一周CPQ1Q2Q3Q40100010100200103000141000既具有串行輸入又具有并行輸入的移位寄存器CPQ4CQSRDQSRDQSRDQSRDQ1Q2Q3串行輸入數(shù)據(jù)Di清0脈沖&&&&D1D2D3D4L并行輸入脈沖并行輸入數(shù)據(jù)00001010011101R=1S=0Q1=1R=1S=0Q3=1R=1S=1Q2不變R=1S=1Q4不變14.2.3集成電路雙向移位寄存器(74LS194)并行輸入數(shù)據(jù)右移串入數(shù)據(jù)控制端輸出清0端時鐘左移串入數(shù)據(jù)Q0Q1Q2Q3DSRD0D1D2D3DSL

CRMBMACP74LS194Q0Q1Q2Q3DSRD0D1D2D3DSL

CRMBMACP74LS194雙向移位寄存器74LS194的功能CRCPMBMAQ0Q1Q2Q30