新型硅控整流器

新型硅控整流器（SCR）的數(shù)字和

高壓的ESD電源鉗位匯報人:馬藝珂劉明雪

王鑫背景知識隨著集成電路特征尺寸不斷減小，靜電放電（ElectrostaticDischarge，ESD）的影響已經(jīng)成為制約集成電路產(chǎn)品可靠性的重要原因。據(jù)統(tǒng)計，集成電路產(chǎn)品電學(xué)失效機制中，大約有40%與ESD沖擊有關(guān)。為了提高集成電路抗ESD沖擊能力，就必須對內(nèi)部電路進(jìn)行ESD保護(hù)電路設(shè)計。有效的ESD鉗位保護(hù)電路可以大大提升整個芯片的抗ESD的能力，必須具備以下特點：觸發(fā)電壓適當(dāng)。一方面要較小，便于及時觸發(fā)；另一方面要大于VDD與VSS的電壓差，避免VDD和VSS導(dǎo)通。導(dǎo)通電阻小，能容納ESD泄放時的大電流。泄漏電流小。電路正常工作時，鉗位電路應(yīng)處于關(guān)閉狀態(tài)，泄漏電流必須足夠小，否則會影響內(nèi)部電路性能和增大電路的靜態(tài)功耗。能夠防止閂鎖效應(yīng)。由于鉗位電路處于電源/地之間，屏蔽閂鎖尤為重要，否則會使整個電路失效。閂鎖效應(yīng)閂鎖效應(yīng)是CMOS工藝所特有的寄生效應(yīng)，嚴(yán)重會導(dǎo)致電路的失效，甚至燒毀芯片。閂鎖效應(yīng)是由NMOS的有源區(qū)、P襯底、N阱、PMOS的有源區(qū)構(gòu)成的n-p-n-p結(jié)構(gòu)產(chǎn)生的，當(dāng)其中一個三極管正偏時，就會構(gòu)成正反饋形成閂鎖。靜電是一種看不見的破壞力，會對電子元器件產(chǎn)生影響。ESD和相關(guān)的電壓瞬變都會引起閂鎖效應(yīng)（latch-up）是半導(dǎo)體器件失效的主要原因之一。ESD防護(hù)窗口ESD防護(hù)窗口與特征尺寸關(guān)系常用的ESD鉗位保護(hù)電路及特點分析柵耦合MOS管(GCMOS)、級聯(lián)二極管串（CDS）、可控硅管(SCR)等。

GCMOS是最常用的鉗位保護(hù)電路，但其單位面積抗ESD的能力差，獲得高ESD保護(hù)能力時需版圖面積過大。

CDS管結(jié)構(gòu)簡單，鉗位能力強，但CMOS工藝下會出現(xiàn)Darlington效應(yīng)，影響泄放能力。

SCR管單位面積抗ESD能力強，泄漏電流小，但其特有的Snapback特性容易造成閂鎖效應(yīng)。新型ESD鉗位保護(hù)電路由于閂鎖的問題，尤其是在高電壓應(yīng)用，可控硅的（SCR）ESD保護(hù)主要問題是加在電源芯片上其固有的低的保持電壓。在這里，我們提出一個內(nèi)嵌在NMOS中的SCR（MISCR），表現(xiàn)出幾乎沒有回滯效應(yīng)和良好的防靜電魯棒性，這是合格的片上功率鉗位ESD保護(hù)。通過改變層疊數(shù)，堆疊的器件獲得了一系列的觸發(fā)和保持電壓，也可用于高電壓的ESD電源鉗位應(yīng)用。新型ESD鉗位保護(hù)電路

圖2LVTSCR剖面圖

圖3MISCR剖面圖新型ESD鉗位保護(hù)電路圖3LVTSCR和MISCR等效電路圖

TLP測試結(jié)果圖4LVTSCR和MISCR的TLP測試圖

TLP測試結(jié)果圖5不同N阱長度下的TLP測試圖模擬電流密度分布圖6MISCR和LVTSCR的電流密度分布堆疊電路圖7MISCR結(jié)構(gòu)的堆疊電路圖SOI工藝下MISCR器件結(jié)構(gòu)圖8SOIBCD工藝下的MISCR器件結(jié)構(gòu)圖9（a）不同的N阱長度和堆疊個數(shù)下MISCR的TLP測試結(jié)果。圖9（b）不同的N阱長度和堆疊個數(shù)下MISCR的TLP測試結(jié)果。結(jié)論在CMOS工藝和SOIBCD工藝下，MISCR結(jié)構(gòu)實現(xiàn)了幾乎沒有回滯現(xiàn)象和良好的ESD魯棒性。陽極電極直接連接到中央的N+注入，這個N+注入是跨在N阱和P阱的PN結(jié)上的，因此具有低的觸發(fā)電壓。通過改變N阱的長度，可以調(diào)整保持電壓，并保持其回滯電壓在小范