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可編程邏輯器件實(shí)現(xiàn)三－八譯碼器1.3基于乘積項(xiàng)的CPLD結(jié)構(gòu)MAX7000可分為五塊結(jié)構(gòu)：邏輯陣列塊，宏單元（Marocell)，擴(kuò)展乘積項(xiàng)，可編程連線陣列（PIA)和I/O控制塊(2)

宏單元的具體結(jié)構(gòu)MAX7000系列PRNCLRNENA邏輯陣列全局清零共享邏輯擴(kuò)展項(xiàng)清零時(shí)鐘清零選擇寄存器旁路并行擴(kuò)展項(xiàng)通往I/O模塊通往PIA乘積項(xiàng)選擇矩陣來(lái)自I/O引腳全局時(shí)鐘QDEN來(lái)自PIA的36個(gè)信號(hào)快速輸入選擇2乘積項(xiàng)結(jié)構(gòu)CPLD的邏輯實(shí)現(xiàn)原理

out=(A+B)*C*(D’)=A*C*D’+B*C*D’CPLD將以下面的方式來(lái)實(shí)現(xiàn)

D觸發(fā)器的實(shí)現(xiàn)比較簡(jiǎn)單，直接利用宏單元中的可編程D觸發(fā)器來(lái)實(shí)現(xiàn)。時(shí)鐘信號(hào)CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的全局時(shí)鐘專(zhuān)用通道，直接連接到可編程觸發(fā)器的時(shí)鐘端。可編程觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。硬件描述語(yǔ)言VHDLlibraryIEEE;useIEEE.std_logic_1164.all;entityexp2hdlisport(K:inSTD_LOGIC_VECTOR(3downto1));;POUT:outSTD_LOGIC_VECTOR(8downto1));endexp2hdl;architectureexp2hdl_archofexp2hdlisSIGNALK:STD_LOGIC_VECTOR(3downto1);beginPROCESS(K)beginCASEKISWHEN"000"=> POUT<="00000001";WHEN"001"=> POUT<="00000010";WHEN"010"=> POUT<="00000100";WHEN"011"=> POUT<="00001000";WHEN"100"=> POUT<="00010000";WHEN"101"=> POUT<="00100000";WHEN"110"=> POUT<="01000000";WHENothers=>POUT<="1

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