直接數(shù)字頻率合成技術

直接數(shù)字頻率合成技術

(DDS)

DDS技術是一種先進的波形產生技術，已經在實際中獲得廣泛應用。1971年,由J.Tierney和C.M.Tader等人在“ADigitalFrequencySynthesizer”一文中首次提出了DDS的概念；DDS或DDFS是DirectDigitalFrequencySynthesis的簡稱通常將此視為第三代頻率合成技術；它突破了前兩種頻率合成法的原理,從”相位”的概念出發(fā)進行頻率合成；這種方法不僅可以產生不同頻率的正弦波,而且可以控制波形的初始相位；還可以用DDS方法產生任意波形(AWG)。DDS原理工作過程為:1,將存于數(shù)表中的數(shù)字波形,經數(shù)模轉換器D/A,形成模擬量波形.2,兩種方法可以改變輸出信號的頻率:(1),改變查表尋址的時鐘CLOCK的頻率,可以改變輸出波形的頻率.

(2),改變尋址的步長來改變輸出信號的頻率.DDS即采用此法. 步長即為對數(shù)字波形查表的相位增量.由累加器對相位增量進行累加,累加器的值作為查表地址.3,D/A輸出的階梯形波形,經低通(帶通)濾波,成為質量符合需要的模擬波形累加器的工作示意圖

設相位累加器的位寬為2N,Sin表的大小為2p,累加器的高P位用于尋址Sin表.時鐘Clock的頻率為fc,若累加器按步進為1地累加直至溢出一遍的頻率為若以M點為步長,產生的信號頻率為M稱為頻率控制字該DDS系統(tǒng)的核心是相位累加器，它由一個加法器和一個位相位寄存器組成，每來一個時鐘，相位寄存器以步長增加，相位寄存器的輸出與相位控制字相加，然后輸入到正弦查詢表地址上。正弦查詢表包含一個周期正弦波的數(shù)字幅度信息，每個地址對應正弦波中0~360o范圍的一個相位點。查詢表把輸入的地址相位信息映射成正弦波幅度的數(shù)字量信號，驅動DAC，輸出模擬量。相位寄存器每經過2N/M個fc時鐘后回到初始狀態(tài)，相應地正弦查詢表經過一個循環(huán)回到初始位置，整個DDS系統(tǒng)輸出一個正弦波。輸出正弦波周期為

頻率為頻率控制字與輸出信號頻率和參考時鐘頻率之間的關系為：

其中N是相位累加器的字長。頻率控制字與輸出信號頻率成正比。由取樣定理，所產生的信號頻率不能超過時鐘頻率的一半，在實際運用中，為了保證信號的輸出質量，輸出頻率不要高于時鐘頻率的33%,以避免混疊或諧波落入有用輸出頻帶內。在圖中，相位累加器輸出位并不全部加到查詢表，而要截斷。相位截斷減小了查詢表長度，但并不影響頻率分辨率，對最終輸出僅增加一個很小的相位噪聲。DAC分辨率一般比查詢表長度小2~4位。

通常用頻率增量來表示頻率合成器的分辨率，DDS的最小分辨率為這個增量也就是最低的合成頻率。最高的合成頻率受奈奎斯特抽樣定理的限制，所以有與PLL不同,DDS的輸出頻率可以瞬時地改變,即可以實現(xiàn)跳頻，這是DDS的一個突出優(yōu)點，用于掃頻測量和數(shù)字通訊中，十分方便。

DDS這種技術的實現(xiàn)依賴于高速數(shù)字電路的產生，目前，其工作速度主要受D/A變換器的限制。利用正弦信號的相位與時間呈線性關系的特性，通過查表的方式得到信號的瞬時幅值，從而實現(xiàn)頻率合成。DDS具有超寬的相對寬帶，超高的捷變速率，超細的分辨率以及相位的連續(xù)性，可編程全數(shù)字化，以及可方便實現(xiàn)各種調制等優(yōu)越性能。但存在雜散大的缺點，限于數(shù)字電路的工作速度,DDS的頻率上限目前還只能達到數(shù)百兆,限制了在某些領域的應用。AD9830芯片特性+5V電壓供電50MHz頻率片內正弦查詢表片內10位數(shù)模轉換器并行數(shù)據(jù)接口掉電功能選擇250mW功耗48引腳薄方扁封裝（TQFP）DDS的信號質量分析取樣系統(tǒng)信號的頻譜鏡像頻率分量為－60dB，而其他各種雜散分量分布在很寬的頻帶上，其幅值遠小于鏡像頻率分量。D/A之后用的低通濾波器可用來濾去鏡像頻率分量，諧波分量和帶外雜散分量。第一個鏡像頻率分量最靠近信號頻率，且幅度最大，實際應用時，應盡量提高采樣時鐘頻率，使該分量遠離低通濾波器的帶寬,以減少低通濾波器的制作難度。DDS的信號質量分析

DDS信號源的性能指標：1,頻率穩(wěn)定度，等同于其時鈡信號的穩(wěn)定度。2,頻率的值的精度，決定于DDS的相位分辨率。即由DDS的相位累加器的字寬和ROM函數(shù)表決定。本題要求頻率按10Hz步進，頻率值的誤差應遠小于10Hz。DDS可達到很高的頻率分辨率。3,失真與雜波：可用輸出頻率的正弦波能量與其他各種頻率成分的比值來描述。失真與雜波的成分可分為以下幾個部分：⑴，采樣信號的鏡像頻率分量。DDS信號是由正弦波的離散采樣值的數(shù)字量經D/A轉換為階梯形的模擬波形的，當時鐘頻率為，輸出正弦波的頻率為時，存在著以采樣頻率為折疊頻率的一系列鏡像頻率分量，這些鏡像頻率值為n±它們的幅度沿Sin(x)/x包絡滾降。其輸出信號的頻譜如圖6。19所示。⑵D/A的字寬決定了它的分辨率，它所決定的雜散噪聲分量，滿量程時，對信號的信噪比影響可表示為S/D+N=6.02B+1.76dB其中B為D/A的字寬，對于10位的D/A，信噪比可達到60dB以上。增加D/A的位數(shù)，可以減少波形的幅值離散噪聲。另外，采用過采樣技術，即大幅度增加每個周期中的樣點數(shù)（提高時鐘頻率），也可以降低該類噪聲。過采樣方法使量化噪聲的能量分散到更寬的頻帶，因而提高了信號頻帶內的信噪比。⑶相位累加器截斷造成的雜波。這是由正弦波的ROM表樣點數(shù)有限而造成的。通過提高時鐘頻率或采用插值的方法增加每個周期中的點數(shù)（過采樣），可以減少這些雜波分量。⑷D/A轉換器的各種非線性誤差形成的雜散頻率分量，其中包括諧波頻率分量，它們在N頻率處。這些雜波分量的幅度較小。⑸，其他雜散分量，包括時鐘泄漏，時鐘相位噪聲的影響等。

D/A后面的低通濾波器可以濾去鏡像頻率分量和諧波分量，可以濾去帶外的高頻雜散分量，但是，無法濾去落在低通帶內的雜散分量。DDS的信號質量分析最高電壓雜散信號fspur出現(xiàn)在頻譜f=

fc-f0時，它限制著輸出頻率范圍的上限。最大雜散信號邊帶與信號功率之比為

滿量程時，對信號的信噪比影響可表示為其中最主要的是相位截斷誤差帶來的噪聲三個噪聲,都是加性噪聲DDS的優(yōu)點（1）輸出頻率相對帶寬較寬 輸出頻率帶寬為50%fs（理論值）。但考慮到低通濾波器的特性和設計難度以及對輸出信號雜散的抑制，實際的輸出頻率帶寬仍能達到40%fs。（2）頻率轉換時間短 DDS是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，這種結構使得DDS的頻率轉換時間極短。事實上，在DDS的頻率控制字改變之后，需經過一個時鐘周期之后按照新的相位增量累加，才能實現(xiàn)頻率的轉換。因此，頻率時間等于頻率控制字的傳輸，也就是一個時鐘周期的時間。時鐘頻率越高，轉換時間越短。DDS的頻率轉換時間可達納秒數(shù)量級，比使用其它的頻率合成方法都要短數(shù)個數(shù)量級。（3）頻率分辨率極高 若時鐘fs的頻率不變，DDS的頻率分辨率就是則相位累加器的位數(shù)N決定。只要增加相位累加器的位數(shù)N即可獲得任意小的頻率分辨率。目前，大多數(shù)DDS的分辨率在1Hz數(shù)量級，許多小于1mHz甚至更小。（4）相位變化連續(xù) 改變DDS輸出頻率，實際上改變的每一個時鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號相位的連續(xù)性。（5）輸出波形的靈活性 只要在DDS內部加上相應控制如調頻控制FM、調相控制PM和調幅控制AM，即可以方便靈活地實現(xiàn)調頻、調相和調幅功能，產生FSK、PSK、ASK和MSK等信號。另外，只要在DDS的波形存儲器存放不同波形數(shù)據(jù)，就可以實現(xiàn)各種波形輸出，如三角波、鋸齒波和矩形波甚至是任意的波形。當DDS的波形存儲器分別存放正弦和余弦函數(shù)表時，既可得到正交的兩路輸出。（6）其他優(yōu)點 由于DDS中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當靈活，因此性價比極高。DDS的局限性（1）輸出頻帶范圍有限 由于DDS內部DAC和波形存儲器（ROM）的工作速度限制，使得DDS輸出的最高頻有限。目前市場上采用CMOS、TTL、ECL工藝制作的DDS工習片，工作頻率一般在幾十MHz至400MHz左右。采用GaAs工藝的DDS芯片工作頻率可達2GHz左右。（2）輸出雜散大 由于DDS采用全數(shù)字結構，不可避免地引入了雜散。其來源主要有三個：相位累加器相位舍位誤差造成的雜散；幅度量化誤差（由存儲器有限字長引起）造成的雜散和DAC非理想特性造成的雜散。目前DDS芯片的生產公司Qualcomm公司單片電路。Q2220、Q2230、Q2334、Q2240、Q2368，其中Q2368的時鐘頻率為130MHz，分辨率為0.03Hz，雜散控制為-76dBc，變頻時間為0.1μs;ScitegADS-431,1.6GHz,分辨率1Hz,雜散-45dB,可正交輸出StanfordMicroLinear公司MicroLinear公司電壓事業(yè)部生產的幾種低頻

DDS產品ML2035 特性：（1）輸出頻率為直流到25kHz，在時鐘輸入為12.352MHz野外頻率分辨率可達到1.5Hz（-0.75～+0.75Hz），輸出正弦波信號的峰-峰值為Vcc；（2）高度集成化，無需或僅需極少的外接元件支持，自帶3～12MHz晶體振蕩電路；（3）兼容的3線SPI串行輸入口，帶雙緩沖，能方便地配合單片機使用；（4）增益誤差和總諧波失真很低。ML2035生成的頻率較低（0～25kHz），一般應用于一些需產生的頻率為工頻和音頻的場合。如用2片ML2035產生多頻互控信號，并與AMS3104（多頻接收芯片）或ML2031/2032（音頻檢波器）配合，制作通信系統(tǒng)中的收發(fā)電路等。ML2037是新一代低頻正弦波DDS單片電路，生成的最高頻可達500kHz。AD公司的產品型

號最大工作(MHz)工作電壓（V）最大功耗（mw)備

注AD9832253.3/5120小型封裝，串行輸入，內置D/A轉換器。AD9831253.3/5120低電壓，經濟，內置D/A轉換器。AD9833252.5～5.52010個管腳的uSOIC封裝。AD9834502.5～5.52520個管腳的TSSOP封裝并內置比較器。AD9835505200經濟，小型封裝，串行輸入，內置D/A轉換器。AD9830505300經濟，并行輸入，內置D/A轉換器。AD98501253.3/5480內置比較器和D/A轉換器。AD98531653.3/51150可編程數(shù)字QPSK/16-QAM調制器。AD98511803/3.3/550內置比較器、D/A轉換器和時鐘6倍頻器。AD98523003.31200內置12位的D/A轉換器、高速比較器、線性調頻和可編程參考時鐘倍頻器。AD98543003.31200內置12位兩路正交D/A轉換器、高速比較器和可編程參考時鐘倍頻器。AD985810003.32000內置10位的D/A轉換器、150MHz相頻檢測器、充電汞和2GHz混頻器。AD公司的產品AD9859

400MSPS10-BitDAC1.8VCMOSDirectDigitalSynthesizerAD9951

400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerAD9952

400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerwithHighSpeedComparatorAD9953

400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerwith1024x32RAMAD9954

400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerwith1024x32RAM,LinearSweepBlock,AndHighSpeedComparator實現(xiàn)DDS的幾種技術方案1、采用高性能DDS單片電路的解決方案2、采用分立IC電路系統(tǒng)實現(xiàn),一般有CPU、RAM、ROM、D/A、CPLD和模擬濾波器等組成3、CPLD和FPGA實現(xiàn)用Max+plusII設計DDS系統(tǒng)數(shù)字部分最簡單的方法是采用原理圖輸入。相位累加器調用lmp_add_sub加減法器模擬，相位累加器的好壞將直接影響到整個系統(tǒng)的速度，采用流水線技術能大幅度地提升速度。波形存儲器（ROM）通過調用lpm_rom元件實現(xiàn)，其LPM_FILE的值*.mif是一個存放波形幅值的文件。波形存儲器設計主要考慮的問題是其容量的大小，利用波形幅值的奇、偶對稱特性，可以節(jié)省3/4的資源，這是非?？捎^的。為了進一步優(yōu)化速度的設計，可以選擇菜單Assign|GlobanProjectLogicSynthesis的選項Optimize10（速度），并設定GlobalProjectLogicSynthesisStyle為FAST，經寄存器性能分析最高頻率達到100MHz以上。用FPGA實現(xiàn)的DDS能工用在如此之高的頻率主要依賴于FPGA先進的結構特點。DDS參考設計

采用QuartusII是Altera近幾年來推出的新一代可編程邏輯器件

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部分源文件是Quicklogic專用文件

采用FPGA設計成的DDS數(shù)控振蕩器NCO(輸出為數(shù)字波形,須外加D/A)Verilog設計的代碼文件和其他文件`include"romtab.v"`include"claadd8s.v"`include"loadfw.v"`include"loadpw.v"`include"sinlup.v"`include"phasea.v"`include"phasemod.v"`include"pngen.v"**ProjectName:DDS****Author:DanielJ.Morelli**CreationDate:03/04/9621:51:00**VersionNumber:1.0****RevisionHistory:****DateInitialsModification******Description:****ThisisthetopleveloftheDirectDigitalSynthesizer**moduledds( RESETN, //globalreset PNCLK, //PNgeneratorclock SYSCLK, //systemclock FREQWORD, //inputfrequencywordfromexternalpins FWWRN, //lowassertedfrequencywordwritestrobe PHASEWORD, //inputphasewordfromexternalpins PWWRN, //lowassertedfrequencywordwritestrobe IDATA, //Iaxisdata QDATA, //Qaxisdata COS, //digitalcosoutput SIN, //digitalsinoutput MCOS, //modulateddigitalcosoutput MSIN, //modulateddigitalsinoutput DACCLK, //DACclocktosignalwhentoloadDDSsinvalue DACOUT); //DACoutputofsinwave//PorttypesinputSYSCLK,PNCLK,RESETN,FWWRN,PWWRN;input[31:0]FREQWORD;input[7:0]PHASEWORD;outputDACCLK,COS,SIN,MCOS,MSIN,IDATA,QDATA;output[7:0]DACOUT;wire[31:0] syncfreq; //synchronousfrequencywordwire[7:0] syncphswd; //synchronousphasewordwire[7:0] phase; //phaseoutputfromphaseaccumulatorwire[7:0] modphase; //modulatedphasevalueafterphasemodblock//designarchitecture assignDACCLK=SYSCLK;//---------------------------------------------------------------//thismoduleisnotpartoftheNCO//thismoduleisusedtogeneraterandomdata//tomodulatetheNCOoutput//---------------------------------------------------------------pngenU_pngen( RESETN, //globalreset PNCLK, //PNgeneratorclock IDATA, //Iaxisdata QDATA); //Qaxisdata//---------------------------------------------------------------loadfwU_loadfw( RESETN, //globalreset SYSCLK, //systemclock FREQWORD, //inputfre