超大規(guī)模集成電路期終總復習

重點章節(jié)：第3、4、5、6章占90%非重點章節(jié)：第1、2、7章占10%期末總成績分布：2023/2/12

第三章器件設計技術2023/2/13本節(jié)重點：1.半導體表面場效應。2.Mos晶體管的工作原理。3.NMOS管的電流—電壓特性。4.CMOS反相器結構及工作原理。2023/2/14

第二節(jié)MOS晶體管的工作原理

MOSFET（MetalOxideSemi-conductorFieldEffectTransistor），是構成VLSI的基本元件。簡單介紹MOS晶體管的工作原理。一、半導體的表面場效應1、P型半導體2023/2/152、表面電荷減少2023/2/163、形成耗盡層2023/2/174、形成反型層2023/2/18三、MOS管的工作原理nn多數(shù)載流子2023/2/19Vgs<Vtn,晶體管截止VgsVtn，晶體管開啟，設Vgs保持不變。（1）當Vds=0時，S、D之間沒有電流Ids=0。（2）當Vds>0時，Ids由S流向D，Ids隨Vds變化基本呈線性關系。（3）當Vds>Vgs-Vtn時，由于溝道電阻Rc正比于溝道長度L，而Leff=L-L變化不大，Rc基本不變，溝道上的電壓降（Vgs-Vtn）基本保持不變。所以，Ids=(Vgs-Vtn)/Rc不變，即電流Ids基本保持不變，出現(xiàn)飽和現(xiàn)象。（4）當Vds增大到一定極限時，由于電壓過高，晶體管被雪崩擊穿，電流急劇增加。2023/2/110

第三節(jié)MOS管的電流電壓一、NMOS管的I~V特性推導NMOS管的電流——電壓關系式：設：Vgs>Vtn，且Vgs保持不變，則：溝道中產生感應電荷，根據(jù)電流的定義有：

其中：

2023/2/111v=n*Eds

n為電子遷移率（cm2/v*sec）

Eds=Vds/L溝道水平方向場強代入：v=（n*Vds）/L

代入：有了，關鍵是求Qc，需要分區(qū)討論：2023/2/112（1）線性區(qū)：Vgs-Vtn>Vds設：Vds沿溝道區(qū)線性分布則：溝道平均電壓等于Vds/2由電磁場理論可知：Qc=oox

EgWL其中：

tox

為柵氧厚度o

為真空介電常數(shù)

ox為二氧化硅的介電常數(shù)

W為柵的寬度

L為柵的長度2023/2/113令：Cox=o

ox/tox

單位面積柵電容

K=Cox

n

工藝因子

βn=K(W/L)

導電因子則：Ids=βn[(Vgs-Vtn)-Vds/2]Vds

——線性區(qū)的電壓-電流方程當工藝一定時，K一定，βn與（W/L）有關。電子的平均傳輸時間∝L2。2023/2/114（2）飽和區(qū)：Vgs-Vtn<VdsVgs-Vtn不變，Vds增加的電壓主要降在△L上，由于△LL，電子移動速度主要由反型區(qū)的漂移運動決定。所以，將以Vgs-Vtn取代線性區(qū)電流公式中的Vds得到飽和區(qū)的電流——電壓表達式：

2023/2/115（3）截止區(qū)：Vgs-Vtn≤0Ids=0（4）擊穿區(qū)：電流突然增大，晶體管不能正常工作。2023/2/116

轉移特性曲線

2023/2/117NMOS管：Vtn>0增強型Vtn<0耗盡型

PMOS管：Vtp<0增強型Vtp>0耗盡型按負載元件：電阻負載、增強負載、耗盡負載和互補負載。按負載元件和驅動元件之間的關系：有比反相器和無比反相器。第四節(jié)MOS反相器2023/2/1182.MOS反相器

反相器是最基本的邏輯單元。MOS管構成反相器有四種類①E/RMOS反相器：有比反相器輸入器件──增強型MOS管；負載──電阻該電路在集成電路中很少用，在分離元件電路中常用。②E/E

MOS反相器：（Enhancement/EnhancementMOS）有比反相器輸入器件──增強型MOS管負載──增強型MOS管③E/D

MOS反相器：（Enhancement/DepletionMOS）有比反相器輸入器件──增強型MOS管負載──耗盡型MOS管④CMOS反相器（ComplementaryMOS）

E/EMOS和E/DMOS均采用同一溝道的MOS管；

CMOS則采用不同溝道的MOS管構成反相器。輸入器件──增強型PMOS或增強型NMOS

負載──增強型NMOS或增強型PMOSCMOS反相器DGSSGDvOVDDTLT0vI

CMOS反相器由一個P溝道增強型MOS管和一個N溝道增強型MOS管串聯(lián)組成。通常P溝道管作為負載管，N溝道管作為輸入管。兩個MOS管的開啟電壓VthP<0，VthN>0，通常為了保證正常工作，要求VDD>|V(thP|+VthN。若輸入vI為低電平(如0V)，則負載管導通，輸入管截止，輸出電壓接近VDD。若輸入vI為高電平(如VDD)，則輸入管導通，負載管截止，輸出電壓接近0V。（4）、CMOS反相器2023/2/1200≤Vi<Vtn時：n截止p線性（Vi<Vtn<Vo+Vtp）p管無損地將Vdd傳送到輸出端：Vo=Vdd

如圖a——b段Vtn≤Vi<Vo+Vtp時：n飽和p線性由In=-Ip得：如圖b——c段2023/2/121Vo+Vtp≤Vi≤Vo+Vtn時：n飽和p飽和由In=-Ip得：Vo與Vi無關，稱Vth為CMOS反相器的域值電壓。如圖c——d段Vo+Vtn<Vi≤Vdd+Vtp時：n線性p飽和由In=-Ip得：如圖d——e段2023/2/122Vdd+Vtp<Vi≤Vdd時：n線性p截止Vo=0如圖e——f段2023/2/123CMOS反相器的閾值電壓Vth

如果要求：βn=βp

即：Kn(Wn/Ln)=Kp(Wp/Lp)

由于：Kn=Cox

n

Kp=Cox

p

且在實際中，為了提高電路的工作速度，一般取：Lp=Ln=Lmin

則：Wp/Wn=μn/μp(約2.5)

即：p管柵寬比n管柵寬大μn/μp倍。2023/2/124CMOS反相器有以下優(yōu)點：（1）傳輸特性理想，過渡區(qū)比較陡（2）邏輯擺幅大：Voh=Vdd,Vol=0（3）一般Vth位于電源Vdd的中點，即Vth=Vdd/2，因此噪聲容限很大。（4）只要在狀態(tài)轉換為b—e段時兩管才同時導通，才有電流通過，因此功耗很小。（5）速度快。上升時間tr：恒流充電下降時間tf：單管放電（6）CMOS反相器是利用p、n管交替通、斷來獲取輸出高、低電壓的，CMOS反相器是無比（Ratio-Less）電路。

2023/2/125各種反相器小結：希望反相器的過渡區(qū)越陡越好，CMOS反相器最接近于理想反相器。2023/2/126

第四章電路參數(shù)及性能2023/2/127第一節(jié)MOS晶體管的參數(shù)閾值（開啟）電壓溝道長度調制效應漏-源截止電流直流導通電阻柵-源直流輸入電阻柵-源擊穿電壓漏-源擊穿電壓2023/2/128一、閾值電壓Vt2Vt1T2T1Vsb2Vsb1襯偏效應對閾值電壓的影響：當MOS反型層厚度達到最大時，外加襯底偏壓柵壓可以使場感應PN結的耗盡層厚度增大，空間電荷密度增加，即溝道內電荷減少，跨導降低，從而導致器件的閾值電壓升高。開啟電壓Vt，即加到MOS器件柵極和源極之間的電壓。受下列參數(shù)影響：柵極導電材料柵極絕緣材料柵極絕緣材料厚度通道摻雜濃度硅-絕緣體界面雜質源極和襯底間的電壓Vsb——產生襯偏效應2023/2/129二、溝道長度調制效應MOS晶體管處于飽和區(qū)中，有效溝道電阻也就略有減小，從而使更多電子自源極漂移到夾斷點，導致在耗盡區(qū)漂移電子增多,使Id增大，這種效應稱為溝道長度調制效應。對于長溝道而言，由Vds變化引起的溝道長度的改變不大。但隨著器件尺寸的縮小，此影響不可忽略。

飽和狀態(tài)時:其中：此時電流近似：2023/2/130三、漏源截止電流

對于增強型的MOS管，Vg<Vt時，由于PN結反向漏電流等原因造成的電流稱為截止電流，以Ioff表示。引起漏電的原因很多，下面僅介紹形成截止電流的幾個組成部分，以N管為例：2023/2/1311、PN結反向飽和電流I0

結，其中：A為PN結面積，D電子擴散系數(shù)，

Ln電子擴散長度，本征載流子濃度.2023/2/1322、耗盡層產生電流Ig

其中：Xd為耗盡層寬度，為少數(shù)載流子壽命。2023/2/1333、場開啟漏電流

MOS管的結構是金屬——氧化物——半導體，在有源區(qū)我們利用此結構來做MOS管。在場區(qū)，同樣也有可能存在這種結構，從而形成寄生的晶體管。例如：一條Al引線如果跨越了兩個相鄰的擴散區(qū)，那麼就會形成場開啟現(xiàn)象，產生場開啟電流。防止寄生MOS管：1.增厚場區(qū)的SIO2，2.場區(qū)摻雜提高場開啟電壓，3.加一定襯底偏置電壓提高場開啟電壓等方法2023/2/134

第二節(jié)信號傳輸延遲數(shù)字電路的延遲由四部分組成：

門延遲連線延遲扇出延遲大電容延遲一、CMOS門延遲：門延遲的定義本征延遲CMOS反相器DGSSGDvOVDDTLT0vI2023/2/135上升時間tr：輸出信號波形從“1”電平的10%上升到90%需要的時間。即：V0：10%~90%Vdd。下降時間tf：輸出信號波形從“1”電平的90%下降到10%需要的時間。即：V0：90%~10%Vdd。延遲時間td：輸入電壓變化到50%Vdd的時刻到輸出電壓變化到50%Vdd時刻之間的時間差。2023/2/1361、下降時間：2、上升時間：2023/2/137大電容負載驅動電路問題：一個門驅動非常大的負載時，會引起延遲的增大。要想在允許的門延遲時間內驅動大電容負載，只有提高，即增大W，將使柵面積LW增大，管子的輸入電容（即柵電容）Cg也隨之增大，它相對于前一級又是一個大電容負載。如何解決這一問題呢？Mead和Conway論證了用逐級放大反相器構成的驅動電路可有效地解決驅動大電容負載問題。2023/2/138例如：設一個標準反相器：

如果不增加反相器的驅動能力，其延遲時間將增大27倍，即T=27tpd。2023/2/139逐級放大方法：為了保證輸出低電平Vol不變，而維持標準反相器的不變的條件下，逐級放大驅動管和負載管的寬長比，使每級放大的比例因子f相等。T’=N×F×Tpd=9Tpd2023/2/140第三節(jié)功耗CMOS電路的功耗主要由兩部分組成：1、靜態(tài)功耗：由反向漏電流造成的功耗。2、動態(tài)功耗：由CMOS開關的瞬態(tài)電流和負載電容的充放電造成的功耗。1.邏輯跳變引起的電容功耗2.通路延時引起的競爭冒險功耗3.電路瞬間導通引起的短路功耗亞閾漏電流柵極漏電流源漏極反偏漏電流2023/2/141

第四節(jié)CMOS電路的閘流（Latch-up）效應一、閘流效應的起因在CMOS芯片結構中，存在一條由Vdd到Vss

的寄生的P+/N/P/N+

的電流通路。這PNPN通路包含了三個PN結，形成了交叉耦合的一對PNP和NPN的雙極型晶體管。2023/2/142阱內有一個縱向NPN管，阱外有一個橫向NPN管，兩個晶體管的集電極各自驅動另一個管子的基極，構成正反饋回路。P阱中縱向NPN管的電流放大倍數(shù)約為50-幾百，P阱外橫向PNP管的大約為0.5-10。PNP管發(fā)射極P+與P阱之間的距離越小則值越大。Rw和Rs為基極寄生電阻，阱電阻Rw的典型值為1K-20K之間，襯底電阻Rs的典型值在500-700。如果兩個晶體管的電流放大倍數(shù)和基極寄生電阻Rw、Rs值太大，則很容易在外部噪聲的作用下，觸發(fā)閘流效應。2023/2/143二、閘流效應的控制防止和控制閘流效應需要從生產工藝和版圖設計兩方面著手。通常所采取的措施，其目標基本都是減小寄生晶體管的電流增益β和降低寄生晶體管的基射極分流電阻Rw、Rs。①減小β值：增加橫向PNP管的基極寬度，減小其電流放大倍數(shù)βpnp。2023/2/144②采用偽收集極：在P-阱和P+之間加一個接地的，由P-和P+組成的區(qū)域。它可以收集由橫向PNP管發(fā)射極注入進來的空穴。這就阻止了縱向NPN管的基極注入，從而有效地減少PNP管的電流放大倍數(shù)βpnp。2023/2/145③采用保護環(huán) 保護環(huán)可以有效地降低橫向電阻和橫向電流密度。同時，由于加大了P-N-P管的基區(qū)寬度使βpnp下降。第五章邏輯設計技術

465.2CMOS邏輯電路及延遲

（a）電路圖

二輸入與非門靜態(tài)CMOS與非門5.2.1基本CMOS邏輯電路

481、靜態(tài)CMOS邏輯電路結構特點根據(jù)前面分析可知，CMOS邏輯電路結構具有一定的規(guī)則:（1）利用反相器電路結構的形式；（2）NMOS下拉管“串”實現(xiàn)“與”，“并聯(lián)實現(xiàn)“或”；（3）設計相應的互補PMOS上拉管，“串”聯(lián)實現(xiàn)“或”?！安ⅰ甭?lián)實現(xiàn)“與”。

靜態(tài)CMOS邏輯電路設計CMOS邏輯電路結構例1、設計靜態(tài)CMOS邏輯電路，其功能為設計步驟如下，（1）設計NMOS下拉管結構，根據(jù)串聯(lián)實現(xiàn)“與”關系，并聯(lián)實現(xiàn)“或”關系的結構特點，如圖所示，可得到NMOS下拉管電路；(A與B)或C(A串聯(lián)B)并聯(lián)CNMOS下拉管結構NMOS下拉管電路（2）安排互補的PMOS上拉管結構，根據(jù)“與”并聯(lián)關系，“或”串聯(lián)的結構特點，可得到PMOS上拉管的結構如圖所示。（A與B）或C

（A并聯(lián)B）串聯(lián)CPMOS上拉管結構PMOS上拉管電路525.3MOS傳輸門的基本特性NMOS/PMOS傳輸門特性CMOS傳輸門特性53

MOS傳輸門結構

NMOS傳輸門

PassTransistor

源、漏端不固定雙向導通CMOS傳輸門Transmission

GateNMOS,PMOS并聯(lián)源、漏端不固定柵極接相反信號兩管同時導通或截止CMOS反相器NMOS,PMOS串聯(lián)源端接固定電位、漏端輸出柵極接相同信號兩管輪流導通或截止54NMOS傳輸門傳輸高電平特性源端(G)(D)(S)Hints:VD=VG,器件始終處于飽和區(qū),直到截止Vin=VDD,Vc=VDD55NMOS傳輸高電平輸出電壓：有閾值損失工作在飽和區(qū)，但是電流不恒定低效傳輸高電平(電平質量差，充電電流小)Vin=VDD,Vc=VDD，Vout＝VDD－VthVOUT=VDD-VTN56NMOS傳輸門傳輸?shù)碗娖教匦月┒?G)(s)(D)Hints:器件先處于飽和區(qū)，后處于線性區(qū)（類似于CMOS反相器中的NMOS管）Vin=0VC=VDD57NMOS傳輸?shù)碗娖捷敵鲭妷海簺]有閾值損失先工作在飽和區(qū)，后進入線形區(qū)高效傳輸?shù)碗娖剑娖劫|量好，充電電流大）Vin=0,Vc=VDD，Vout＝0VOUT=058PMOS傳輸門傳輸特性漏端(G)(s)(D)傳輸高電平情況傳輸?shù)碗娖角闆r器件先處于飽和區(qū)，后處于線性區(qū)，無損耗。器件始終處于飽和區(qū),直到截止,有損耗VOUT=VDDVOUT=-VTP59傳輸管（NMOS/PMOS傳輸門）結構簡單有閾值損失NMOS高效傳輸?shù)碗娖?，低效傳輸高電平PMOS高效傳輸高電平，低效傳輸?shù)碗娖絍OUT=VDD-VTNVOUT=0VOUT=VDDVOUT=-VTP60傳輸門陣列邏輯用NMOS傳輸門陣列實現(xiàn)多功能發(fā)生器傳輸門陣列的優(yōu)點：結構簡單、規(guī)整，邏輯組合能力靈活多樣，便于版圖自動化設計。傳輸門陣列的缺點：驅動負載的能力弱，單獨的NMOS或PMOS

傳輸門有閾值損失。61NMOS/PMOS傳輸門特性CMOS傳輸門特性MOS傳輸門的基本特性62CMOS傳輸門傳輸高電平特性傳輸高電平分為3個階段：（1）NMOS和PMOS都飽和；（2）NMOS飽和,PMOS線性；（3）NMOS截止,PMOS線性。0VDDVDDVinVoutVDDVTPVTN單管導通雙管導通單管導通--VOUT=VDD-VTNVOUT=0VOUT=VDDVOUT=-VTP(G)(G)(D)(D)(s)(s)63CMOS傳輸門傳輸?shù)碗娖教匦?/p>

傳輸?shù)碗娖椒譃?個階段：（1）NMOS和PMOS都飽和；（2）NMOS線性,PMOS飽和；（3）NMOS線性,PMOS截止。0VDDVDDVinVoutVDDVTPVTN單管導通雙管導通單管導通--VOUT=VDD-VTNVOUT=0VOUT=VDDVOUT=-VTP(G)(D)(s)(S)(G)(D)64CMOS傳輸門直流電壓傳輸特性CLVVDDoutVin始終有一個器件是導通的，可以傳輸全擺幅的信號1．與陣列固定，或陣列可編程：

可編程只讀存儲器PROM或可擦除編程只讀存儲器EPROMPLD基本結構大致相同，根據(jù)與或陣列是否可編程分為三類：2．與陣列，或陣列均可編程：

可編程邏輯陣列PLA3．與陣列可編程，或陣列固定：

可編程陣列邏輯PAL、通用陣列邏輯GAL、高密度可編程邏輯器件HDPLD5.4.CMOS邏輯結構

可編程邏輯陣列PLD的分類：ABCBCA000001010111

連接點編程時，需畫一個叉。全譯碼1．與陣列固定，或陣列可編程2.與、或全編程：

代表器件是PLA（ProgrammableLogicArray）。在PLD中，它的靈活性最高。下圖給出了PLA的陣列結構。

由于與或陣列均能編程的特點，在實現(xiàn)函數(shù)時，所需的是簡化后的乘積項之和，這樣陣列規(guī)模比PROM小得多。××××可編程可編程

不像PROM那樣與陣列需要全譯碼。3.與編程、或固定：代表器件PAL（ProgrammableArrayLogic）

和GAL（GenericArrayLogic）。在這種結構中，或陣列固定若干個乘積項輸出?！痢?/p>

每個交叉點都可編程。F1

F1為兩個乘積項之和?？删幊踢壿嬯嚵蠵LA和PROM相比之下，有如下特點：

（一）PROM是與陣列固定、或陣列可編程，而PLA是與和或陣列全可編程；

（二）PROM與陣列是全譯碼的形式，而PLA是根據(jù)需要產生乘積項，從而減小了陣列的規(guī)模；

（三）PROM實現(xiàn)的邏輯函數(shù)采用最小項表達式來描述。而用PLA實現(xiàn)邏輯函數(shù)時，運用簡化后的最簡與或式；

（四）在PLA中，對多輸入、多輸出的邏輯函數(shù)可以利用公共的與項，因而提高了陣列的利用率。

轉換器有四個輸入信號，化簡后需用到7個不同的乘積項，組成4個輸出函數(shù)，故選用四輸入的7×4PLA實現(xiàn)，下圖是四位自然二進制碼轉換為四位格雷碼轉換器PLA陣列圖。

右圖僅用了七個乘積項，比PROM全譯碼少用9個，實現(xiàn)的邏輯功能是一樣的。從而降低了芯片的面積，提高了芯片的利用率，所以用它來實現(xiàn)多輸入、多輸出的復雜邏輯函數(shù)較PROM有優(yōu)越之處。PLA除了能實現(xiàn)各種組合電路外，還可以在或陣列之后接入觸發(fā)器組，作為反饋輸入信號，實現(xiàn)時序邏輯電路。4個輸出與陣列或陣列四個自然二進制碼輸入××××××××七個乘積項例1：PLA和D觸發(fā)器組成的同步時序電路如圖所示，要求：（1）寫出電路的驅動方程、輸出方程。（2）分析電路功能，畫出電路的狀態(tài)轉換圖。D

Q0

Q0D

Q1

Q1D

Q2

Q2QCCCP解：（1）根據(jù)PLA與或陣列的輸入/輸出關系，可直接得到各觸發(fā)器的激勵方程及輸出方程：D0=Q0+Q1Q0

D1=Q1Q0+Q1Q0D2=Q0

Q2+Q2Q0QCC=Q0

Q1Q2+

Q0

Q1

Q2D0=Q0+Q1Q0D0（2）先設定電路的狀態(tài)，根據(jù)觸發(fā)器的激勵方程和輸出方程，可列出下表所示的電路狀態(tài)轉換表。

Q2

Q1

Q0D2

D1

D0Q2n+1Q1n+1Q0n+1QCC00000101001110010111011110101110101000111100111010101110101000111100111010000010根據(jù)狀態(tài)轉換表，畫出下圖所示的電路狀態(tài)轉換圖。000101111110001011010100

該電路是能夠自啟動的同步六進制計數(shù)器。73具有0和1兩個穩(wěn)定狀態(tài)，一旦狀態(tài)被確定，就能自行保持。一個鎖存器或觸發(fā)器能存儲一位二進制碼。共同點：

不同點：鎖存器---對脈沖電平敏感的存儲電路，在特定輸入脈沖電平作用下改變狀態(tài)。觸發(fā)器---對脈沖邊沿敏感的存儲電路，在時鐘脈沖的上升沿或下降沿的變化瞬間改變狀態(tài)。

鎖存器和觸發(fā)器74

需明確以下幾種觸發(fā)器的特征方程和邏輯功能：2、RS觸發(fā)器3、JK觸發(fā)器4、T觸發(fā)器1、D觸發(fā)器751、D觸發(fā)器

邏輯功能表D000010101111特性方程Qn+1=D狀態(tài)轉換圖762、SR觸發(fā)器特性方程（約束條件）邏輯功能表

狀態(tài)不定－－011111狀態(tài)同S010011狀態(tài)同S011100狀態(tài)不變010000

說明Qn+1QnRS111狀態(tài)轉換圖

S=0R=1S=1R=0S=xR=0S=0R=x工作原理（1）接收輸入信號過程CP=1期間：主觸發(fā)器控制門G7、G8打開，接收輸入信號R、S，有：

從觸發(fā)器控制門G3、G4封鎖，其狀態(tài)保持不變。10代入主從RS觸發(fā)器的特性方程，即可得到主從JK觸發(fā)器的特性方程：將主從JK觸發(fā)器沒有約束。3、JK觸發(fā)器特性表時序圖804、T觸發(fā)器只要將JK觸發(fā)器的J、K端連接在一起作為T端(J=K=T)，就構成了T觸發(fā)器.1)特性方程T觸發(fā)器的功能是T為1時，為計數(shù)狀態(tài)，T為0時為保持狀態(tài)。2)T觸發(fā)器邏輯功能表TQnQn+1000011101110

81T′觸發(fā)器1邏輯符號特性方程上升沿觸發(fā)的T′觸發(fā)器時鐘脈沖每作用一次，觸發(fā)器翻轉一次。5、T觸發(fā)器8283第6章子系統(tǒng)設計通常，復雜的電路系統(tǒng)是由許多子系統(tǒng)組成，而我們設計一個芯片時首先要能設計出這些子系統(tǒng)，他們通常是整個設計問題的關鍵本章主要介紹常用的數(shù)據(jù)路徑運算器、存儲器、I/O單元等子系統(tǒng)設計方法。6.1數(shù)據(jù)路徑運算器一些能執(zhí)行典型數(shù)據(jù)運算的元件，如加法器、計數(shù)器、寄存器等，其完成對數(shù)據(jù)信息的處理與傳輸。6.1.1加法器

--實現(xiàn)兩個二進制數(shù)之間的相加運算。A:1101B:1011111被加數(shù)加數(shù)低位進位00011和S進位C加法器的功能

0+半加器---不考慮低位進位的一位加法器一位半加器半加器被加數(shù)A加數(shù)B和S進位C真值表00

01

101100000111表達式邏輯圖HA=1&符號全加器---考慮低位進位的一位加法器一位全加器：被加數(shù)加數(shù)和進位全加器低位進位

設為被加數(shù)、加數(shù)及和的第（i)位，為（i）位向（i+1）位的進位，為（i-1）位向（i）位的進位。真值表0000000000011111111001010011100101110111表達式：全加器FA=1=1&&≥1&邏輯圖符號多位加法器多位加法器例：四位串行進位加法器結構簡單，加數(shù)、被加數(shù)并行輸入，和數(shù)并行輸出；各位全加器間的進位需串行傳遞，速度較慢。串行進位加法器并行進位加法器特點整個電路的延遲時間與全加器的個數(shù)成正比，全加器的最長時間延遲路徑發(fā)生在進位鏈的輸出。若N為級數(shù)，則Tc為一個進位級的延遲，總延遲時間為T=N*Tc.改善的方法是計算每一級的進位用并行的方式產生。加法器（6）例：四位并行進位加法器進位電路進位電路進位電路各位的進位輸出信號只與兩個相加數(shù)有關，而與低位進位信號無關。并行進位加法器由一位全加器的進位表達式：絕對進位相對進位則：令四位加法器各位的進位為：在數(shù)字電路中，能夠記憶輸入脈沖個數(shù)的電路稱為計數(shù)器。計數(shù)器是一種應用十分廣泛的時序電路，除用于計數(shù)、分頻外，還廣泛用于數(shù)字測量、運算和控制，從小型數(shù)字儀表，到大型數(shù)字電子計算機，幾乎無所不在，是任何現(xiàn)代數(shù)字系統(tǒng)中不可缺少的組成部分。6.1.2計數(shù)器1、二進制同步計數(shù)器3位二進制同步加法計數(shù)器選用3個CP下降沿觸發(fā)的JK觸發(fā)器，分別用FF0、FF1、FF2表示。輸出方程：時鐘方程：狀態(tài)圖時序圖FF0每輸入一個時鐘脈沖翻轉一次FF1在Q0=1時，在下一個CP觸發(fā)沿到來時翻轉。FF2在Q0=Q1=1時，在下一個CP觸發(fā)沿到來時翻轉。由于沒有無效狀態(tài)，電路能自啟動。推廣到n位二進制同步加法計數(shù)器驅動方程輸出方程2023/2/196在每一位元中使用一個加法器和一個D觸發(fā)器。此計數(shù)器的操作速度是決定漣波進位所需要的時間。可以采用任何先行進位技術加以改進，以提高其速度。同步上/下計數(shù)器二進制異步計數(shù)器級間連接規(guī)律在數(shù)字電路中，用來存放二進制數(shù)據(jù)或代碼的電路稱為寄存器。寄存器是由具有存儲功能的觸發(fā)器組合起來構成的。一個觸發(fā)器可以存儲1位二進制代碼，存放n位二進制代碼的寄存器，需用n個觸發(fā)器來構成。按照功能的不同，可將寄存器分為基本寄存器和移位寄存器兩大類?；炯拇嫫髦荒懿⑿兴腿霐?shù)據(jù)，需要時也只能并行輸出。移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下依次逐位右移或左移，數(shù)據(jù)既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可以并行輸入、串行輸出，串行輸入、并行輸出，十分靈活，用途也很廣。寄存器

移位寄存器1、單向移位寄存器并行輸出4位右移移位寄存器時鐘方程：驅動方程：狀態(tài)方程：并行輸出4位左移移位寄存器時鐘方程：驅動方程：狀態(tài)方程：串入并出單向移位寄存器具有以下主要特點：（1）單向移位寄存器中的數(shù)碼，在CP脈沖操作下，可以依次右移或左移。（2）n位單向移位寄存器可以寄存n位二進制代碼。n個CP脈沖即可完成串行輸入工作。（3）若串行輸入端狀態(tài)為0，則n個CP脈沖后，寄存器便被清零。雙向移位寄存器M=0時右移M=1時左移概述能存儲大量二值信息的器件一、一般結構形式輸入/出電路I/O輸入/出控制6.2存儲器二、分類1、從存/取功能分：①只讀存儲器(Read-Only-Memory）②隨機讀/寫（Random-Access-Memory）2、從工藝分：①雙極型②MOS型ROM

掩模ROM一、結構

存儲矩陣由許多存儲單元排列而成。存儲單元可以用二極管構成，也可以用雙極型三極管或MOS管構成。每個單元可以存儲1位二值代碼(0或1)。每一個或一組存儲單元有一個對應的地址代碼。地址譯碼器的作用是將輸入的地址代碼譯成相應的控制信號，利用這個控制信號從存儲矩陣中把指定的單元選出，并把其中的數(shù)據(jù)送到輸出緩沖器。輸出緩沖器有兩個作用，一是能提高存儲器的帶負載能力，二是實現(xiàn)對輸出狀態(tài)的三態(tài)控制，以便與系統(tǒng)的總線連接。二、舉例地址數(shù)據(jù)A1A0D3D2D1D0000101011011100100111110A0~An-1W0W(2n-1)D0Dm存儲容量：存儲器包含基本存儲單元的總數(shù)。一個基本存儲單元能存儲１位(Bit)的信息，即一個0或一個1。

存儲器的讀寫操作是以字為單位的，每一個字可包含多個位。

“字數(shù)×位數(shù)”或2n×m位，n為地址線，m為輸出線。字數(shù):1K=210=1024字長:每次可以讀(寫)二值碼的個數(shù)總容量例如：容量=1K×4(位)=4096(位)1byte(字節(jié))=8bits(位)可擦除的可編程ROM（EPROM）浮柵管結構p+p+P浮柵S(0V)D(-30V)--一、可擦除的可編程ROM（UVEPROM）工作原理：寫入：在D端加足夠高的負電壓，使D區(qū)PN結溝道發(fā)生雪崩擊穿，由此產生的電子能夠越過硅和二氧化硅界面勢壘，并在二氧化硅中電場的作用下進入到多晶硅柵中，存儲足夠多的負電荷時，MOS管導通，寫入1。二、電可擦除的可編程ROM（E2PROM）總體結構與掩模ROM一樣，但存儲單元不同RAM是由許許多多的基本寄存器組合起來構成的大規(guī)模集成電路。寄存器的個數(shù)（字數(shù)）*寄存器中存儲單元個數(shù)（位數(shù)）=RAM的容量按照RAM中寄存器位數(shù)的不同，RAM有多字1位和多字多位兩種結構形式。在多字1位結構中，每個寄存器都只有1位，例如一個容量為1024×1位的RAM。多字多位結構中，每個寄存器都有多位，例如一個容量為256×4位的RAM。隨機讀寫存儲器優(yōu)點：讀寫方便，使用靈活。缺點：一旦斷電，數(shù)據(jù)丟失。RAM由大量寄存器構成的矩陣用以決定訪問哪個字單元用以決定芯片是否工作用以決定對被選中的單元是讀還是寫讀出及寫入數(shù)據(jù)的通道存儲器結構容量為256×4RAM的存儲矩陣存儲單元1024個存儲單元排成32行×32列的矩陣每根行選擇線選擇一行每根列選擇線選擇一個字列Y1＝1，X2＝1，位于X2和Y1交叉處的字單元可以進行讀出或寫入操作，而其余任何字單元都不會被選中。地址的選擇通過地址譯碼器來實現(xiàn)。地址譯碼器由行譯碼器和列譯碼器組成。行、列譯碼器的輸出即為行、列選擇線，由它們共同確定欲選擇的地址單元。256×4RAM存儲矩陣中，256個字需要8位地址碼A7～A0。其中高3位A7～A5用于列譯碼輸入，低5位A4～A0用于行譯碼輸入。A7～A0=00100010時，Y1=1、X2=1，選中X2和Y1交叉的字單元。00010001“寫”：字線為高電平，T導通，Cs存入數(shù)據(jù)?！白x”：字線為高電平，Cs經T向位線上的電容Cb提供電荷，由電荷守恒原理：由于Cb》Cs,所以位線上讀出電壓信號很小。如：Vcs=5V，Cs/Cb=1/50,位線讀出信號約為0.1V，不足以為“1”，因此需加入靈敏讀出放大器。

動態(tài)隨機存儲器（DRAM）

動態(tài)存儲單元是利用MOS管柵極電容可以存儲電荷的原理單管存儲單元SSRAM的存儲單元六管N溝道增強型MOS管SRAM和DRAM對比SRAM：工作速度快，掉電信息不消失，一經寫入可多次讀出，但集成度較低，功耗較大。SRAM一般用來作為計算機中的高速緩沖存儲器(Cache)DRAM：集成度較高，功耗較低；缺點是保存在DRAM中的信息隨著電容的漏電而會逐漸消失，一般信息保存時間為2ms左右。為了保存DRAM中的信息，必須每隔1～2ms對其刷新一次。因此，采用

DRAM的計算機必須配置動態(tài)刷新電路，防止信息丟失。DRAM一般用作計算機中的主存儲器。存儲器容量的擴展1.位擴展方式適用于每片RAM,ROM字數(shù)夠用而位數(shù)不夠時接法：將各片的地址線、讀寫線、片選線并聯(lián)即可例：用八片1024x1位→1024x8位的RAM2.字擴展方式適用于每片RAM,ROM位數(shù)夠用而字數(shù)不夠時1024x8RAM例：用四片256x8位→1024x8位RAM000111011011101101111110用存儲器實現(xiàn)組合邏輯函數(shù)一、基本原理從ROM的數(shù)據(jù)表可見：若以地址線為輸入變量，則數(shù)據(jù)線即為一組關于地址變量的邏輯函數(shù)地址數(shù)據(jù)A1A0D3D2D1D0000101011011100100111110A0~An-1W0W(2n-1)舉例試用ROM設計一個組合邏輯電路，用來產生下列一組邏輯函數(shù)Y1=ABC+BCY2=ABC+ABC+ABCY3=ABC+AC第6章CMOS集成電路的I/O設計

輸入緩沖器

輸出緩沖器

ESD保護電路

三態(tài)輸出CMOS集成電路的I/O設計

集成電路芯片通過輸入、輸出壓點與外界聯(lián)系的，或接收片外的輸入信號，或產生輸出信號驅動片外的負載；

壓點上的輸入、輸出信號則是通過輸入、輸出緩沖器與外界相連，從而使片內信號與片外信號匹配，且其設計質量會影響系統(tǒng)環(huán)境下芯片工作的可靠性。1.輸入緩沖器

主要作用:提供適當?shù)碾娖睫D換；提高信號的驅動能力；對片內電路起保護作用；

CMOS與TTL器件互連5VTTL邏輯電平和5VCMOS邏輯電平是很通用的邏輯電平,注意他們的輸入輸出電平差別較大,在互連時要特別注意。5VTTL電平：輸出高電平>2.4V,輸出低電平<0.4V。輸入高電平>=2.0V，輸入低電平<=0.8V。5VCMOS電平：5VCMOS器件的邏輯電平參數(shù)與供電電壓有一定關系,一般情況下：Voh≥Vcc-0.5VVol≤0.5VVih≥0.7VccVil≤0.3Vcc即：輸出高電平>4.5V,輸出低電平<0.5V。輸入高電平>3.5V，輸入低電平<1.5V。CMOS到TTL的連接需要進行電流匹配。

——電平可以兼容但ＣＭＯＳ電路的驅動電流較小，不能夠直接驅動ＴＴＬ電路。為此可采用ＣＭＯＳ／ＴＴＬ專用接口電路，經緩沖器之后的高電平輸出電流能滿足ＴＴＬ電路的要求，實現(xiàn)ＣＭＯＳ電路與ＴＴＬ電路的連接。TTL到CMOS的連接需要進行電壓匹配。——電流可以兼容但TTL電路輸出高電平的最小值為2.4Ｖ，而CMOS電路的輸入高電平一般高于3.5Ｖ，這就使二者的邏輯電平不能兼容。為此，在ＴＴＬ的輸出端與電源之間接一個上拉電阻Ｒ（取值一般在１－4.7ＫΩ），可將ＴＴＬ的電平提高到3.5Ｖ以上。

CMOS與TTL器件互連CMOS同TTL電源電壓相同都為5V，則兩種門可直接連接提高TTL門電路的輸出高電平，阻值由幾百到幾千歐姆注：TTL門電路高電平典型值只有3V左右，而CMOS電路的輸入高電平要求高于3.5V。因此在TTL門電路輸出端與電源之間接一電阻Rx返回TTL與CMOS接口電路帶反饋管的正相輸入緩沖電路工作原理：以兩級反相器級聯(lián)的輸入電路為基礎；

在第一級反相器的輸出增加一上拉反饋管，其輸入為第二級反相器的輸出反饋，可改善第一級反相器的輸出高電平；

在第一級反相器的上拉支路增加一(穩(wěn)壓)二極管，可降低第一級反相器的電源電壓，從而降低其閾值電壓；PN帶反饋管的正相輸入緩沖電路Vin

第二級反相器實現(xiàn)正相輸入和提高驅動能力；第一級反相器實現(xiàn)電平轉換；

當?shù)谝患壏聪嗥鬏敵鰹楦唠娖綍r，電路有靜態(tài)功耗；輸出驅動驅動大負載時，輸出信號需經過輸出緩沖電路以提高其驅動能力；對輸出驅動的要求：提供足夠大的驅動電流；使緩沖器的總延遲時間最??；

輸出緩沖器CMOS輸出緩沖

在CMOSIC中，常用多級反相器構成的反相器鏈作為輸出緩沖電路。VinCinCo1CG2Co2CG3CLVout

采用反相器級聯(lián)，且使反相器尺寸逐級增大；通過設計適當?shù)募墧?shù)及比例，以使總延遲時間最小；靜電放電（ESD）

當存儲在人體或機器上的電荷與芯片接觸，與柵上積累的靜電荷發(fā)生靜電感應而放電時，因產生瞬時的過大電流，而導致芯片永久損壞的現(xiàn)象，稱為靜電放電；是MOS集成電路設計中必須考慮的一個可靠性問題。ESD保護電路ESD保護網絡模型

保護網絡一般由分布電阻和二極管組成；一般：二極管使信號電平鉗位到一定的電壓范圍：

在輸入端增加輸入保護電路，一方面是為柵上積累的靜電荷提供放電通路；另一方面是電壓鉗位，防止過大的電壓加到MOS器件上。雙二極管保護電路

CMOSIC中的輸入緩沖常采用雙二極管保護電路，即用一個電阻和兩個反偏的二極管構成保護網絡，對NMOS和PMOS都有保護作用。MP5MN5VDDGNDVOUTVinD1D2R壓點

二極管D1是和PMOS管源、漏區(qū)同時形成的，是結構；二極管D2是和NMOS管源、漏區(qū)同時形成的，是結構。雙二極管保護電路工作原理MP5MN5VDDGNDVOUTVinD1D2R壓點

工作原理：

當輸入電壓過高，壓點相對地出現(xiàn)正脈沖時，反偏的二極管D1擊穿，擊穿產生的大電流在電阻上產生很大的壓降，使柵上的電壓降低；

即，導通的二極管和電阻在輸入和電源之間形成ESD電流的放電通路；只要二極管的擊穿電壓低于柵氧化層的擊穿電壓，就可以起到保護作用。

而當壓點相對地出出負脈沖時，反偏的二極管D2擊穿導通，和電阻在輸入和地之間形成ESD電流的放電通路，從而起到保護作用。

一般：這兩個二極管可使輸入MOS管的柵極電壓鉗位到一定的電壓范圍：雙二極管保護電路工作原理ESD保護電路的MOS管尺寸較大，寬長比一般在200以上，故ESD保護電路要占用較大的面積。

隨著集成度的提高，如何減小ESD保護電路的面積也是集成電