《微計(jì)算機(jī)與單片機(jī)原理及應(yīng)用》第5章 半導(dǎo)體存儲(chǔ)器

第5章半導(dǎo)體存儲(chǔ)器本章重點(diǎn):存儲(chǔ)器的分類存儲(chǔ)器地址譯碼存儲(chǔ)器與CPU的連接口存儲(chǔ)器地址的分配和擴(kuò)展本章難點(diǎn):存儲(chǔ)器地址分配及譯碼存儲(chǔ)器地址的分配和擴(kuò)展5．1半導(dǎo)體存儲(chǔ)器的分類

5．1．1半導(dǎo)體存儲(chǔ)器的分類半導(dǎo)體存儲(chǔ)器的分類

5．1．2半導(dǎo)體存儲(chǔ)器的性能指標(biāo)

1．容量容量是指存儲(chǔ)器芯片上能存儲(chǔ)的二進(jìn)制數(shù)的位數(shù)。如果一片芯片上有N個(gè)存儲(chǔ)單元，每個(gè)單元可以表示M位二進(jìn)制數(shù)，則該芯片的容量用N×M表示，也可以理解為這個(gè)存儲(chǔ)器有容量為N的地址空間和M條數(shù)據(jù)線。在存儲(chǔ)容量的表示方法中，常常用到B、KB、MB、GB、TB等，其關(guān)系為：1KB＝1024B，1MB＝1024KB，1GB＝1024MB，1TB＝1024GB。2．存取時(shí)間存取時(shí)間是指存數(shù)的寫操作和取數(shù)的讀操作所占用的時(shí)間，一般以ns為單位。這個(gè)參數(shù)越小，說明芯片存取時(shí)間越小，芯片性能也就越好。

3．功耗功耗指每個(gè)存儲(chǔ)單元所耗的功率，單位為μw／單元，也有給出每塊芯片總功耗的，單位為mW／芯片。

4．電源電源指芯片工作時(shí)所需要的電源種類。有的芯片只要單一＋5V電源，而有的要多種電源才能工作，例如±12V，±5V等。存取時(shí)間和功耗兩項(xiàng)指標(biāo)的乘積稱為速度-功率乘積，是一項(xiàng)重要的綜合指標(biāo)。5．2隨機(jī)存取存儲(chǔ)器RAM5．2．1靜態(tài)RAM（SRAM）六管NMOS靜態(tài)存儲(chǔ)單元

存儲(chǔ)單元是存儲(chǔ)器的核心部分，按工作方式不同可分為靜態(tài)和動(dòng)態(tài)兩類，按所用元件類型又可分為雙極型和MOS型兩種，因此存儲(chǔ)單元電路形式多種多樣。六管NMOS靜態(tài)存儲(chǔ)單元由六只NMOS管（T1～T6）組成。T1與T2構(gòu)成一個(gè)反相器，T3與T4構(gòu)成另一個(gè)反相器，兩個(gè)反相器的輸入與輸出交叉連接，構(gòu)成基本觸發(fā)器，作為數(shù)據(jù)存儲(chǔ)單元。SRAM的芯片有不同的規(guī)格，常用的有2114（1K×4位）、4118（1K×8位）、6116（2K×8位）、6264（8K×8位）和62256（32K×8位）等。隨著大規(guī)模集成電路的發(fā)展，SRAM的集成度也在提高，單片容量不斷增大。靜態(tài)RAM6116引腳排列圖

5．2．2動(dòng)態(tài)RAM（DRAM）

1．DRAM存儲(chǔ)單元及其工作原理動(dòng)態(tài)MOS存儲(chǔ)單元存儲(chǔ)信息的原理，是利用MOS管柵極電容具有暫時(shí)存儲(chǔ)信息的作用。由于漏電流的存在，柵極電容上存儲(chǔ)的電荷不可能長久保持不變，因此為了及時(shí)補(bǔ)充漏掉的電荷，避免存儲(chǔ)信息丟失，需要定時(shí)地給柵極電容補(bǔ)充電荷，通常把這種操作稱作刷新或再生。

動(dòng)態(tài)RAM存儲(chǔ)單元常用三管動(dòng)態(tài)存儲(chǔ)單元、四管動(dòng)態(tài)存儲(chǔ)單元或單管動(dòng)態(tài)存儲(chǔ)單元。

T1和T2交叉連接，信息（電荷）存儲(chǔ)在C1、C2上。C1、C2上的電壓控制T1、T2的導(dǎo)通或截止。四管動(dòng)態(tài)MOS存儲(chǔ)單元

2．DRAM414256芯片

DRAM集成度較高，對于同樣的引腳數(shù)，其單片容量往往比SRAM大。因此，內(nèi)部存儲(chǔ)單元按矩陣形式排列成存儲(chǔ)體，通常采用行、列、地址復(fù)合選擇法尋址?，F(xiàn)以DRAM芯片414256/41L4256（256X4）芯片為例進(jìn)行介紹。動(dòng)態(tài)414256的引腳圖和內(nèi)部結(jié)構(gòu)圖存儲(chǔ)器陣列是512×512×4位=256K×4位，由于行、列地址譯碼輸出選擇線各有512根，則行、列地址譯碼器各有9位地址線作輸入，兩個(gè)行、列地址譯碼器分別對應(yīng)一個(gè)行、列地址緩沖器，兩個(gè)9位地址緩沖器的作用：一是它們分時(shí)寄存CPU送來的高低9位地址；二是具有驅(qū)動(dòng)作用，以滿足行、列地址譯碼器的需要。在DRAM控制器的作用下，DRAM控制器將CPU發(fā)出的訪問DRAM的地址分時(shí)送給414256。3．DRAM的刷新DRAM是以MOS管柵極和襯底間的電容上的電荷來存儲(chǔ)信息的。由于MOS管柵極上的電荷會(huì)因漏電而泄放，故存儲(chǔ)單元中的信息只能保持若干毫秒。為此，要求在1～3ms中周期性地刷新存儲(chǔ)單元，但DRAM本身不具刷新功能，必須附加刷新邏輯電路。刷新是指將存儲(chǔ)單元的內(nèi)容重新原樣再復(fù)制一遍，而不是將所有單元都清零。414256的刷新周期是2ms，與其配套使用的外部刷新電路常用8203刷新控制器充當(dāng)。8203是一個(gè)集刷新定時(shí)、刷新地址計(jì)數(shù)以及完成地址切換的多路轉(zhuǎn)換器為一體的DRAM刷新控制器。4．增強(qiáng)型DRAM（EnhancedDRAM）增強(qiáng)型DRAM簡稱為EDRAM，它是在DRAM芯片上集成了一個(gè)小容量的SRAM作為內(nèi)部高速緩沖存儲(chǔ)器（Cache），從而使DRAM的存取速度大為提高。這種EDRAM的結(jié)構(gòu)還有兩個(gè)特點(diǎn)：由于使用了高速緩存技術(shù)，訪問Cache命中率很高，在讀SRAM期間可同時(shí)對DRAM陣列進(jìn)行刷新；由于芯片內(nèi)部四位二進(jìn)制數(shù)的輸出路徑與輸入路徑是分開的，所以在寫操作完成的同時(shí)允許啟動(dòng)同一行的讀操作。5．3只讀存儲(chǔ)器ROM只讀存儲(chǔ)器因工作時(shí)其內(nèi)容只能讀出而得名，常用于存儲(chǔ)數(shù)字系統(tǒng)及計(jì)算機(jī)中不需改寫的數(shù)據(jù)，例如數(shù)據(jù)轉(zhuǎn)換表及計(jì)算機(jī)操作系統(tǒng)程序等。ROM（Read-OnlyMemory）存儲(chǔ)的數(shù)據(jù)不會(huì)因斷電而消失，即具有非易失性。ROM芯片與RAM芯片的內(nèi)部結(jié)構(gòu)類似，主要由地址寄存器、地址譯碼器、存儲(chǔ)單元矩陣、輸出緩沖器及芯片選擇邏輯等部件組成。按存儲(chǔ)單元的結(jié)構(gòu)和生產(chǎn)工藝的不同，可構(gòu)成下面幾種ROM存儲(chǔ)器。5．3．1固定掩膜ROM固定掩膜ROM的每個(gè)存儲(chǔ)單元由單管構(gòu)成，因此集成度較高。存儲(chǔ)單元的編程是在生產(chǎn)過程中，由生產(chǎn)廠家用一掩膜確定是否將單管電極金屬化接入電路，未金屬化的位存“1”，否則存“0”。圖中的存儲(chǔ)陣列及位線上的公用負(fù)載管均由NMOS場效應(yīng)管組成。

固定掩膜式ROM

5．3．2可編程PROMPROM與固定掩膜ROM相比，它允許用戶自己編程一次。在PROM中，常采用二極管或雙極型三極管作存儲(chǔ)單元，其原理圖與掩膜式ROM相似。管子的反射極上串接有可熔性金屬絲，該熔絲的完好與否，決定該信息的狀態(tài)。出廠時(shí)，所有熔絲是完整的，管子將位線與字線連通，表示存有"0"信息，因此，新出廠的PROM芯片應(yīng)為全"0"狀態(tài)。用戶編程時(shí)，在脈沖的作用下，使熔絲斷開，該位由"0"變?yōu)?1"狀態(tài)，實(shí)現(xiàn)了信息的寫入。用戶只要控制該往哪些位寫"1"，便實(shí)現(xiàn)了對PROM的編程。由于熔絲燒斷之后無法恢復(fù)，所以，PROM芯片只能進(jìn)行一次編程。5．3．3電可擦可編程EEPROMEEPROM則是一種不用從電路板上拔下，而在線直接用電信號進(jìn)行擦除的EPROM芯片，因此它的操作相對簡單，其他性能與EPROM類似。當(dāng)芯片被擦除后又可重新寫入數(shù)據(jù)。用加電方法進(jìn)行在線擦寫（擦除和編程一次完成）。

2864A引腳及內(nèi)部結(jié)構(gòu)圖EEPROM的寫入方式一般有兩種：第一種是按字節(jié)為單位進(jìn)行擦除和寫入，擦除和寫入是同一種操作，即都是寫入，只不過擦除是固定寫“1”而已，在擦除時(shí)，輸入的數(shù)據(jù)是TTL高電平。以字節(jié)為單元寫入是常用的一種簡便方式。第二種方式是頁面寫入方式，頁面寫入在2864A內(nèi)部設(shè)有16字節(jié)的頁緩沖器，整個(gè)2864A分為512頁，寫入操作時(shí)，首先把待寫入數(shù)據(jù)寫入到頁緩沖器中，然后，在內(nèi)部定時(shí)電路的控制下把頁緩沖器中的所有數(shù)據(jù)寫入到EEPROM中所指定的存儲(chǔ)單元，顯然，相對字節(jié)寫入方式，第二種方式的效率高，寫入速度快。5．3．4閃速存儲(chǔ)器閃速存儲(chǔ)器（FlashMemory）是一種新型的半導(dǎo)體存儲(chǔ)器，由于它具有非易失性、電擦除性以及低成本，對于需要實(shí)施代碼或數(shù)據(jù)更新的嵌入式應(yīng)用是一種理想的存儲(chǔ)器，而且它在固有性能和成本方面有較明顯的優(yōu)勢。5．4存儲(chǔ)器接口設(shè)計(jì)5．4．1存儲(chǔ)器地址分配及譯碼器

1．存儲(chǔ)器地址分配在進(jìn)行存儲(chǔ)器與CPU連接前，首先要確定內(nèi)存容量的大小和選擇存儲(chǔ)器芯片的容量大小。在設(shè)計(jì)微機(jī)內(nèi)存時(shí)，往往要選擇若干存儲(chǔ)器芯片才能達(dá)到內(nèi)存容量的要求。這些選擇好的存儲(chǔ)器芯片如何同CPU有效地連接并能有效地尋址，就存在一個(gè)存儲(chǔ)器的地址分配問題，在進(jìn)行地址分配時(shí)，一定要將ROM和RAM分區(qū)域安排。2．存儲(chǔ)器地址譯碼器存儲(chǔ)器系統(tǒng)設(shè)計(jì)是將芯片與所確定的地址空間聯(lián)系起來，即將芯片中的存儲(chǔ)單元與實(shí)際地址一一對應(yīng)，這樣才能通過尋址對存儲(chǔ)單元進(jìn)行讀寫。每一個(gè)存儲(chǔ)器芯片都有一定數(shù)量的地址輸入端，用來接收CPU的地址輸出信號。地址譯碼器將CPU的地址信號，按一定的規(guī)則譯碼成某些芯片的片選信號和地址輸入信號，被選中的芯片即CPU尋址的芯片。SRAM與8086系統(tǒng)的連接5．4．2存儲(chǔ)器擴(kuò)展在實(shí)際應(yīng)用中，經(jīng)常需要大容量的RAM。在單片RAM芯片容量不能滿足要求時(shí)，就需要進(jìn)行擴(kuò)展，將多片RAM組合起來，構(gòu)成存儲(chǔ)器系統(tǒng)。常用的存儲(chǔ)器擴(kuò)展方法有三種：一種是位擴(kuò)展，一種是字?jǐn)U展，還有一種是字位擴(kuò)展，也就是前兩者的綜合應(yīng)用。

8片1K×1位RAM擴(kuò)展成1K×8位RAM1.位擴(kuò)展從圖中可以看出，8個(gè)1024X1的芯片具有相同的地址線，也就是它們具有同樣的地址，經(jīng)過擴(kuò)展后，這8個(gè)芯片在被選中后會(huì)同時(shí)將各自的一位數(shù)據(jù)線分別連到不同的數(shù)據(jù)總線位上去，共同完成一次數(shù)據(jù)輸入或輸出。在進(jìn)行位擴(kuò)展的時(shí)候，所有芯片的地址線連接是完全一樣的，這樣才能保證在相同的地址選擇下能夠同時(shí)選中多片存儲(chǔ)器。2.字?jǐn)U展圖中輸入/輸出線，讀/寫線和地址線A0～A9是并聯(lián)起來的，高位地址碼A10、A11和A12經(jīng)74LS138譯碼器8個(gè)輸出端分別控制8片1K×8位RAM的片選端，以實(shí)現(xiàn)字?jǐn)U展。由圖中可以看到，8片1K×8的芯片，它們的數(shù)據(jù)線都連在一起并連到數(shù)據(jù)總線上，他們的地址線A0-A9是相同的，因?yàn)槊總€(gè)芯片都是1K的地址空間（有10根地址線），為了區(qū)分這8個(gè)芯片，用地址線的高三位A10、A11和A12，通過74LS138分別選擇了這8個(gè)芯片，因此這8個(gè)芯片是不可能同時(shí)工作的，同一時(shí)間，只可能有一個(gè)芯片與總線進(jìn)行數(shù)據(jù)交換。其中第一個(gè)芯片的片選端因?yàn)榻拥搅?4LS138的Y0位上，因此地址的高三位A12A11A10為000時(shí)選中這個(gè)芯片，也就是說這個(gè)芯片的地址范圍為0000000000000H到0001111111111H（000H-3FFH）。同理，讀者可以算一下其它7個(gè)芯片的地址范圍是多少。1K×8位RAM擴(kuò)展成8K×8位RAM在只進(jìn)行字?jǐn)U展的時(shí)候，所有芯片的數(shù)據(jù)線連接是完全一樣的。在地址線的連接中，所用芯片的地址線位數(shù)一般相同，都同時(shí)連接到CPU的地址線低位相同數(shù)量的地址線（一般都是一一對應(yīng)的，也就是A0連到A0線，Ai連到Ai線），CPU高位的地址線不是連接到芯片的，而是連接到譯碼電路，通過譯碼后連接到不同芯片的片選端或使能端，以選擇不同的存儲(chǔ)器芯片。3．字位擴(kuò)展這種方法就是結(jié)合位擴(kuò)展和字?jǐn)U展，即同時(shí)擴(kuò)展地址線和數(shù)據(jù)線，它們的總?cè)萘康挠?jì)算就是用需要的N×M除以現(xiàn)有的n×m，就可以得到要幾片n×m去實(shí)現(xiàn)N×M。擴(kuò)展的方法是數(shù)據(jù)線按照位擴(kuò)展，地址線按照字?jǐn)U展進(jìn)行。例：已知有4K×4的ROM芯片，若要組成16K×8的ROM存儲(chǔ)器，問要幾片這樣的芯片？解：16K×8的ROM存儲(chǔ)器需要16K的地址空間，也就是要214=16K的地址空間，這時(shí)用到的地址線有14根，此芯片組的數(shù)據(jù)線是8根，因此要用到的芯片數(shù)量（16K×8）//（4K×4）=8（片），要這樣的芯片8片就可以組成一個(gè)16K×8的存儲(chǔ)器。字位擴(kuò)展的電路連接：單個(gè)芯片的地址空間為4K，即212=4K，因此地址線有12根。首先分組，按字線（地址線）將8片4K×4的存儲(chǔ)器芯片分成4組，每組兩個(gè)芯片按位擴(kuò)展方法構(gòu)成8位的數(shù)據(jù)線；然后將這4組存儲(chǔ)器芯片的12根地址線分別對應(yīng)連在一起，多出的2根地址線分別接譯碼電路（如24譯碼器或38譯碼器）輸入端，輸出端（00，01，10，11）分別接分組后的4組芯片的片選端。例：為某8位機(jī)（地址總線為16位）設(shè)計(jì)一個(gè)32KB容量的存儲(chǔ)器。要求采用2732芯片構(gòu)成8KBEPROM區(qū)，地址從0000H開始；采用6264芯片構(gòu)成24KBRAM區(qū)，地址從2000H開始。片選信號采用全譯碼法。解：第一步，確定實(shí)現(xiàn)24KBRAM存儲(chǔ)體所需要的RAM芯片的數(shù)量。因?yàn)槊科?264提供213×8（8K×8）位的存儲(chǔ)容量，所以實(shí)現(xiàn)24KB存儲(chǔ)容量所需要的RAM芯片數(shù)量是=24K×8/（8K×8）=3（片）第二步，確定實(shí)現(xiàn)8KBROM存儲(chǔ)體所需要的EPROM芯片數(shù)量。由于每片2732提供212×8位（4K×8）的存儲(chǔ)容量，所以實(shí)現(xiàn)8KB存儲(chǔ)容量所需要的EPROM芯片數(shù)量是=8K*8/（4K*8）=2（片）第三步，存儲(chǔ)器芯片片選擇信號的產(chǎn)生及電路設(shè)計(jì)。

采用74LS138譯碼器全譯碼的方法產(chǎn)生片選信號。存儲(chǔ)器地址分配如下表所示。存儲(chǔ)器地址分配情況

從地址分配情況可知，A12～A0作為片內(nèi)地址線，A15～A13作為3-8譯碼器74LS138的輸入，產(chǎn)生的譯碼輸出000～011作為芯片的片選信號。存儲(chǔ)器擴(kuò)展電路如圖所示。兩片2732的片內(nèi)地址A11～A0與系統(tǒng)地址線A11～A0連接，譯碼器輸出端Y0和A12經(jīng)“或門”輸出與第一片1#2732的CE連接，A12反相后和譯碼器輸出端Y0經(jīng)“或門”輸出與第二片2#2732的CE連接。三片6264的片內(nèi)地址A12～A0與系統(tǒng)地址線A12～A0連接，它們的片選CE分別連接譯碼器的輸出端Y1，Y2，Y3，系統(tǒng)地址線A15～A13連接譯碼器74LS138的輸入端A，B，C。儲(chǔ)存器擴(kuò)展電路

5．4．3存儲(chǔ)器芯片與CPU的連接

1．應(yīng)考慮以以下幾個(gè)問題（1）CPU總線的負(fù)載能力在小型系統(tǒng)中，CPU總線的負(fù)載能力是可以驅(qū)動(dòng)存儲(chǔ)器系統(tǒng)的。但當(dāng)CPU和大容量的標(biāo)準(zhǔn)ROM、RAM一起使用或擴(kuò)展成一個(gè)多插件系統(tǒng)時(shí)，就必須用接入緩沖器或總線驅(qū)動(dòng)器等方法增加CPU總線的驅(qū)動(dòng)能力。地址總線只需接入單向的驅(qū)動(dòng)器，例如74LS244、74LS373等，數(shù)據(jù)總線需要接入雙向驅(qū)動(dòng)器，例如74LS245等。（2）存儲(chǔ)器與CPU的速度匹配問題在選擇存儲(chǔ)器芯片時(shí)，就應(yīng)考慮與CPU速度的匹配問題。CPU嚴(yán)格按照存儲(chǔ)器讀寫周期的時(shí)序進(jìn)行讀寫操作，當(dāng)存儲(chǔ)器速度跟不上CPU時(shí)序時(shí)，設(shè)計(jì)系統(tǒng)時(shí)應(yīng)注意插入TW。但隨著大規(guī)模集成電路的發(fā)展，目前存儲(chǔ)器芯片與CPU的速度匹配已不成大問題。（3）存儲(chǔ)器的尋址方法存儲(chǔ)器芯片與CPU地址總線的連接方式，必須滿足對這些芯片所分配的地址范圍的要求。CPU發(fā)出的地址信號必須實(shí)現(xiàn)兩種選擇：首先對存儲(chǔ)器芯片的選擇，使相關(guān)芯片的片選端CS為有效，這稱為片選。然后在選中的芯片內(nèi)部再選擇某一存儲(chǔ)單元，這稱為字選。片選信號和字選信號均由CPU發(fā)出的地址信號經(jīng)譯碼產(chǎn)生。2．譯碼電路的譯碼方法（1）線選法這種方法直接用CPU地址總線中某一高位線作為存儲(chǔ)器芯片的片選信號，簡稱為線選法。線選法的優(yōu)點(diǎn)是連接簡單，片選信號的產(chǎn)生不需要復(fù)雜的邏輯電路，只用幾條地址線與反相器或與非門的簡單組合就可產(chǎn)生有效的CS信號；缺點(diǎn)是把地址空間分成了相互隔離的區(qū)域，不能充分利用系統(tǒng)的存儲(chǔ)空間。所以，這種方法適用于擴(kuò)展存儲(chǔ)容量較小的系統(tǒng)。例如，某一計(jì)算機(jī)系統(tǒng)，共有16條地址，現(xiàn)只需接入1KB的RAM和1KB的ROM，因此可以確定，當(dāng)?shù)刂贩秶笕缦卤硭緯r(shí)，字選線為10條，可用A0～A9充當(dāng)；若用A10作片選，則RAM和ROM的地址為第一組，當(dāng)用A11作片選時(shí)，地址范圍如第二組。線選取控制電路及地址分配

A10A11ROM：0000H—03FFH0000H—03FFHRAM：0400H—07FFH0800H—0BFFH當(dāng)采用線選法時(shí)，若低位地址線用于字選，高位地址線用作線選，當(dāng)高位地址未全部用完、而又沒有對其控制時(shí)，會(huì)出現(xiàn)地址的不連續(xù)性和多義性，這是線選法的兩大缺點(diǎn)。線選法還有另一種局限：即使所有高位地址線都用作線選，其能尋址的存儲(chǔ)空間十分有限。（2）部分譯碼法部分譯碼法是指用存儲(chǔ)器芯片片內(nèi)尋址以外的系統(tǒng)高位地址線的一部分地址線，經(jīng)過譯碼電路產(chǎn)生片選信號。部分譯碼法地址分配情況芯片A15-A12（不用）A11-A10（參與譯碼）A9-A0地址范圍1#00000000000000-111111110-1K2#00000100000000-111111111K-2K3#00001000000000-111111112K-3K4#00001100000000-111111113K-4K（3）全譯碼法全譯碼法將高位地址線全部作為譯碼器的輸入，用譯碼器的輸出作片選信號。在這種尋址方法中，低位地址線用作字選，與芯片的地址輸入端直接相連；高位地址線統(tǒng)統(tǒng)連接進(jìn)譯碼電路，用來生成片選信號。這樣，所有的地址線均參與片內(nèi)或片外的地址譯碼，不會(huì)產(chǎn)生地址的多義性和不連續(xù)性。在全譯碼方式中，譯碼電路的核心常用一塊譯碼器充當(dāng)，例如前面介紹的74LS138等。全譯碼法的存儲(chǔ)器系統(tǒng)連接圖

從圖中可見，地址線A0～A15全部參加譯碼，故地址不會(huì)出現(xiàn)多義性。全譯碼法的優(yōu)點(diǎn)是可以使每片（或組）芯片的地址范圍不僅是惟一確定的，而且也是連續(xù)的，不會(huì)產(chǎn)生地址重疊現(xiàn)象，但對譯碼電路要求較高。*5．5現(xiàn)代常用存儲(chǔ)技術(shù)

5．5．1程序局部性原理程序局部性原理指程序在執(zhí)行過程中的一個(gè)較短時(shí)期，所執(zhí)行的指令地址和指令操作數(shù)的地址，可分別局限于一定區(qū)域內(nèi)。它可以表現(xiàn)為：1．程序時(shí)間局部性一條指令的一次執(zhí)行和下次執(zhí)行，一個(gè)數(shù)據(jù)的一次訪問和下次訪問，都集中在一個(gè)較短時(shí)期內(nèi)；即當(dāng)一條指令被執(zhí)行或一個(gè)數(shù)據(jù)被訪問后，會(huì)很快再次被執(zhí)行或訪問。2．程序空間局部性當(dāng)前指令和鄰近的幾條指令，當(dāng)前訪問的數(shù)據(jù)和鄰近的數(shù)據(jù)，都集中在一個(gè)較小區(qū)域內(nèi)；即當(dāng)一條指令被執(zhí)行或一個(gè)數(shù)據(jù)被訪問后，相鄰的指令或數(shù)據(jù)也會(huì)很快再次被執(zhí)行或訪問。程序局部性原理的產(chǎn)生原因可以歸納為如下幾種情況：（1）程序在執(zhí)行時(shí)，大部分是順序執(zhí)行的指令，少部分是轉(zhuǎn)移和過程調(diào)用指令。（2）過程調(diào)用的嵌套深度一般不超過5，因此執(zhí)行的范圍不超過這組嵌套的過程。（3）程序中存在相當(dāng)多的循環(huán)結(jié)構(gòu)，它們由少量指令組成卻被多次執(zhí)行。（4）程序中相當(dāng)多對一定數(shù)據(jù)結(jié)構(gòu)的操作，如數(shù)組操作，往往局限在較小范圍內(nèi)程序局部性原理是一個(gè)經(jīng)驗(yàn)理論，它不是通過理論嚴(yán)格推導(dǎo)而來的，而是通過千萬次的試驗(yàn)，通過概率理論得出來的，這是計(jì)算機(jī)許多算法和設(shè)計(jì)方法的基本依據(jù)。5．5．2高速緩沖存儲(chǔ)器（簡稱Cache）存儲(chǔ)器系統(tǒng)的層次關(guān)系

程序在運(yùn)行期間，在一個(gè)較短的時(shí)間間隔內(nèi)，由程序產(chǎn)生的地址往往集中在存儲(chǔ)器的一個(gè)很小范圍的地址空間內(nèi)。如果把在一段時(shí)間內(nèi)一定地址范圍被頻繁訪問的信息集合成批地從主存儲(chǔ)器中讀到一個(gè)能高速存取的小容量存儲(chǔ)器中存放起來，供程序在這段時(shí)間內(nèi)隨時(shí)采用而減少或不再去訪問速度較慢的主存儲(chǔ)器，就可以加快程序的運(yùn)行速度。這個(gè)介于CPU和主存儲(chǔ)器之間的高速小容量存儲(chǔ)器就稱之為高速緩沖存儲(chǔ)器（Cache），簡稱Cache。不難看出，程序訪問的局部化性質(zhì)是Cache得以實(shí)現(xiàn)的原理基礎(chǔ)。構(gòu)造磁盤高速緩沖存儲(chǔ)器（Cache）將提高系統(tǒng)的整體運(yùn)行速度。高速緩沖存儲(chǔ)器（Cache）工作原理示意圖高速緩沖存儲(chǔ)器（Cache）的容量一般只有主存儲(chǔ)器的幾百分之一，但它的存取速度能與中央處理器相匹配。根據(jù)程序局部性原理，正在使用的主存儲(chǔ)器某一單元鄰近的那些單元將被用到的可能性很大。因而，當(dāng)中央處理器存取主存儲(chǔ)器某一單元時(shí)，計(jì)算機(jī)硬件就自動(dòng)地將包括該單元在內(nèi)的那一組單元內(nèi)容調(diào)入高速緩沖存儲(chǔ)器（Cache），中央處理器即將存取的主存儲(chǔ)器單元很可能就在剛剛調(diào)入到高速緩沖存儲(chǔ)器（Cache）的那一組單元內(nèi)。于是，中央處理器就可以直接對高速緩沖存儲(chǔ)器（Cache）進(jìn)行存取。在整個(gè)處理過程中，如果中央處理器絕大多數(shù)存取主存儲(chǔ)器的操作能為存取高速緩沖存儲(chǔ)器（Cache）所代替，