第1章 集成電路設計概述課件

集成電路設計*2目錄第1章集成電路設計概述第2章集成電路材料、結(jié)構(gòu)與理論第3章集成電路基本工藝第4章集成電路器件工藝第5章MOS場效應管的特性第6章集成電路器件及SPICE模型第7章SPICE數(shù)模混合仿真程序設計流程及方法第8章集成電路版圖設計與工具第9章模擬集成電路基本單元第10章數(shù)字集成電路基本單元與版圖第11章集成電路數(shù)字系統(tǒng)設計基礎第12章集成電路的測試和封裝*3第一章集成電路設計概述1.1集成電路的發(fā)展1.2集成電路設計流程及設計環(huán)境1.3集成電路制造途徑1.4集成電路設計知識范圍*4認識晶圓和集成電路*5裸片*6鍵合(連接到封裝的引腳)*7封裝，成品*8應用*91.1集成電路的發(fā)展1.2集成電路設計流程及設計環(huán)境1.3集成電路制造途徑1.4集成電路設計知識范圍*101947年12月16日,美國貝爾實驗室(Bell-Lab),WilliamShockley領導的研究小組發(fā)現(xiàn)了晶體管效應?！?948年6月向全世界公布。1956年，W.Shockley,JohnBardeen,WalterBrattain獲諾貝爾物理獎,‘fortheirresearchesonsemiconductorsandtheirdiscoveryofthetransistoreffect’圖1.1最原始的點接觸式晶體管1.1集成電路的發(fā)展*11硅時代的飛躍—集成電路的誕生Fig1.2JackKilby’sfirstIntegratedCircuits(IC)oftheworld*12表1.1集成電路工藝、電路規(guī)模和產(chǎn)品的發(fā)展概況P-IV,手機芯片等P-III專用處理器,虛擬現(xiàn)實機,靈巧傳感器16位32位微處理器,復雜外圍電路8位微處理器,ROMRAM計數(shù)器復接器加法器平面器件:邏輯門觸發(fā)器結(jié)型晶體管和二極管結(jié)型晶體管典型產(chǎn)品>50M>10M1M-10M20K-1M1K-20K100-1K1011產(chǎn)品芯片上大約晶體管數(shù)目SOCGSIULSIVLSILSIMSISSI分立元件晶體管工藝200320001990198019711966196119501947年份*13摩爾定律(Moore’sLaw)Moore'slaw:thenumberofcomponentsperICdoublesevery18months.Moore'slawholdtothisday.*14Intel的CPU驗證摩爾定律*15Fig1.4Intel4004Micro-Processorby1971the4004thefirst4-bitmicroprocessorwasinproduction.The4004wasa3chipsetwitha2kbitROMchip,a320bitRAMchipandthe4bitprocessoreachhousedina16pinDIPpackage.The4004processorrequiredroughly2,300transistorstoimplement,usedasilicongatePMOSprocesswith10μmlinewidths,hada108kHzclockspeedandadiesizeof13.5mm2.*16IntelPentium(II)---1997Fig1.50.35μmCMOSdiesize:209mm2*1780年代以后—DRAM的發(fā)展表1.2*1812英寸(300mm)0.09微米是目前量產(chǎn)最先進的CMOS工藝線關心工藝線*19集成電路技術發(fā)展趨勢1)特征尺寸：微米亞微米深亞微米，目前的主流工藝是0.35、0.25和0.18m，0.15和0.13m,90nm,65nm,45nm已開始走向規(guī)?；a(chǎn)；2)電路規(guī)模：SSISOC；3）晶圓的尺寸增加,當前的主流晶圓的尺寸為8英寸,正在向12英寸晶圓邁進；4）集成電路的規(guī)模不斷提高,先進的CPU(P-IV)已超過4000萬晶體管,DRAM已達Gb規(guī)模；*205）集成電路的速度不斷提高,人們已經(jīng)用0.13m

CMOS工藝做出了主時鐘達2GHz的CPU；>10Gbit/s的高速電路和>6GHz的射頻電路；6）集成電路復雜度不斷增加，系統(tǒng)芯片或稱芯片系統(tǒng)SoC(System-on-Chip)成為開發(fā)目標；7）設計能力落后于工藝制造能力；8）電路設計、工藝制造、封裝的分立運行為發(fā)展無生產(chǎn)線（Fabless）和無芯片（Chipless）集成電路設計提供了條件，為微電子領域發(fā)展知識經(jīng)濟提供了條件。集成電路技術發(fā)展趨勢*211.1集成電路的發(fā)展1.2集成電路設計流程及設計環(huán)境

1.3集成電路制造途徑1.4集成電路設計知識范圍*22集成電路發(fā)展的前三十年中，設計、制造和封裝都是集中在半導體生產(chǎn)廠家內(nèi)進行的，稱之為一體化制造(IDM，IntegratedDeviceManufacture)的集成電路實現(xiàn)模式。近十年以來，電路設計、工藝制造和封裝開始分立運行，這為發(fā)展無生產(chǎn)線（Fabless）集成電路設計提供了條件，為微電子領域發(fā)展知識經(jīng)濟提供了條件。IDM與Fabless集成電路實現(xiàn)*23FablessandFoundryDefinitionWhatisFabless? ICDesignbasedonfoundries,i.e. ICDesignunitwithoutanyprocessownedbyitself.WhatisFoundry? ICmanufactorypurelysupportingfablessICdesigners,i.e. ICmanufactorywithoutanyICdesignentityofitself.*24RelationofF&F(無生產(chǎn)線與代工的關系)LayoutChipDesignkitsInternetFoundryFabless設計單位代工單位*25RelationofFICD&VICM&Foundry無生產(chǎn)線IC設計-虛擬制造-代工制造FoundryIFoundryIIFICD:FablessICDesignerVICM:VirtualICManufacture(虛擬制造)

(MOSIS,CMP,VDEC,CIC,ICC…)FICD1FICD2FICD3FICD4FICDnVICMVICM*26FablessICDesign+FoundryICManufactureFablessFoundryDesignkits*27ProcessDesignKitsPDKstandsforProcessDesignKits.It’sabstractdefinitioniseverythingaCircuitDesigndevelopmentteamneedstoknowaboutaprocesstechnologytododevice-leveldesignasviewedthroughtheCadenceelectronicdesignenvironment.Adesignenvironmentthatincludesschematicsymbols,simulationmodels,andlayoutgeneration.LayoutSchematic

L=2W=10Model:2.5VNPNSimulation*281.1集成電路的發(fā)展1.2集成電路設計流程及設計環(huán)境1.3集成電路制造途徑1.4集成電路設計知識范圍*29國內(nèi)可用Foundry(代客戶加工)廠家*30國內(nèi)在建、籌建Foundry(代客戶加工)廠家上海:“中芯”，8”,0.25m,2001.10“宏力”，8”,0.25m,2002.10“華虹-II”，8”,0.25m,籌建臺積電(TSMC),已宣布在松江建廠北京:首鋼NEC,8”,0.25m,籌建天津:Motolora,8”,0.25m,動工蘇州:聯(lián)華(UMC),已宣布在蘇州建廠*31表1.4境外可用Foundry工藝廠家Peregrine(SOI/SOS)Vitesse(GaAs/InP)IBM/Jazz(SiGe)OMMIC(GaAs)Win(穩(wěn)懋)(GaAs)Agilent(CMOS)AMS(CMOS/BiCMOS)UMC(聯(lián)華)(CMOS/BiCMOS)OrbitSTM(CMOS/BiCMOS)Dongbu(東部)Chartered(特許)(CMOS/BiCMOS)TSMC(臺積電)(CMOS/BiCMOS)美國歐洲韓國新加坡臺灣*32芯片工程與多項目晶圓計劃ManyICsfordifferentprojectsarelaidononemacro-ICandfabricatedonwafersThecostsofmasksandfabricationisdividedbyallusers.Thus,thecostpaidbyasingleprojectislowenoughespeciallyforR&DTheriskoftheIC’sR&Dbecomeslow SingleIC Macro-IC MPW (layout) (layout/masks) (wafermacro-chipsinglechip)*33多項目晶圓技術(MPW)Chip1Chip1Chip6Chip2Chip5Chip4Chip3$30000$30000<$5000*34表1.5射光所已開辟的的代工渠道和工藝

*35清華大學設計的電路南通工學院設計的電路東南大學射光所應用MPW制作芯片情況以多項目晶圓形式完成了0.35微米CMOS、0.25微米CMOS、0.18微米CMOS和砷化鎵等工藝的多批次共100多種集成電路的設計、制造和測試。山東大學設計的電路*36集成電路設計技術的內(nèi)容國內(nèi)外可用生產(chǎn)線資源(工藝,價格,服務)的研究和開發(fā)可用生產(chǎn)線工藝文件(Tech-files)的建立元件庫(Cell-libraries)的開發(fā)具有知識產(chǎn)權(quán)的單元電路、系統(tǒng)內(nèi)核(IP-cores)功能模塊的開發(fā)和利用系統(tǒng)芯片(SoC)設計多項目晶圓的開發(fā)與工藝實現(xiàn)芯片測試系統(tǒng)和方法的研究*37MeasurementSystemofUltra-High-SpeedICsDCSupplierR&S10MHz-40GHzSignalSourceAgilent83484AAgilent86100A

Cost:US$400000ProbeStation*381.1集成電路的發(fā)展1.2集成電路設計流程及設計環(huán)境1.3集成電路制造途徑1.4集成電路設計知識范圍*391.4集成電路設計需要的知識范圍1)系統(tǒng)