第十章可編程邏輯器件

第十章可編程邏輯器件§１０.1概述§１０.2可編程陣列邏輯(PAL)§１０.3通用陣列邏輯(GAL)§１０.4CPLD復(fù)雜可編程器件§１０.1

概述每個(gè)器件的邏輯規(guī)模小，功耗相對比較大，用其構(gòu)成的系統(tǒng)布線復(fù)雜，占用PCB(PrintedCircuitBoard)板面積大。按邏輯功能數(shù)字電路可分為:1.通用型:TTL74系列、CMOS4000系列等2。專用型：為專門限定的產(chǎn)品或應(yīng)用設(shè)計(jì)的產(chǎn)品ASIC-----ApplicationSpecificintegratedCircuit專用型比通用型用量少，因而設(shè)計(jì)成本與制造成本都高，ASIC全定制半定制PLD用戶不可改硬件的軟化設(shè)計(jì)HCPLD3。CPLD--complex4。FPGA--FieldGate2.GAL--Generic1.PAL--ArraylogicEPLD硬件的軟化設(shè)計(jì)一個(gè)器件的邏輯功能可以通過編程來配置.ISP--InSystemprogrammer技術(shù)這種技術(shù)指的是:只要把器件插入系統(tǒng)內(nèi)部的電路板上,就能對其進(jìn)行編程或再編程,從而使電子系統(tǒng)具有極強(qiáng)的靈活性和適用性.這類器件是用E2PROM或FLASHMEMORY存儲編程信息的.ICR---InCircuitReconfigurability這類器件利用SRAM存儲信息,不需要在編程器上編程,可直接在PCB上對器件編程.通常編程信息存于外附加的EPROM,E2PROM或軟硬盤上,在系統(tǒng)工作之前,先將存于器件外的編程信息輸入到器件內(nèi)的SRAM里,然后器件才開始工作.可編程器件的構(gòu)成：邏輯單元陣列門反相器、觸發(fā)器、宏單元可編程局部互聯(lián)資源聯(lián)線資源I/O單元此陣列可編程為所需得邏輯功能組合此為可編程的開關(guān)陣列PLD中邏輯器件的符號:1.互補(bǔ)緩沖器AAA2.固定連接3.編程連接4.被擦除5.與邏輯&Z=ACEABCDEZ=A+C+EABCDE6.或邏輯§１０.2

可編程陣列邏輯（PAL）可編程與陣列、固定的或陣列和輸出反饋單元構(gòu)成。沿用了prom中的熔絲式雙極型工藝。它又分為：1。基本與或陣列型PAL2?？删幊梯斎?輸出型2〕輸入輸出端的數(shù)目可根據(jù)實(shí)際需要來配置即提供雙相輸入/輸出功能.適于用來設(shè)計(jì)編碼、譯碼器、數(shù)據(jù)選擇器。也可用來做串行數(shù)據(jù)移位。它具有三態(tài)輸出緩沖器和反饋緩沖器。因而1〕可構(gòu)成簡單的觸發(fā)器PAL3。帶反饋的寄存型結(jié)構(gòu)在可編程輸入/輸出型的基礎(chǔ)上加了一個(gè)D觸發(fā)器以及共用時(shí)鐘和共用輸出使能端因此，它具有記憶功能可構(gòu)成計(jì)數(shù)器、移位寄存器等同步是序邏輯PAL4。帶異或的寄存器型結(jié)構(gòu)8個(gè)乘積項(xiàng)分兩組相或，然后作異或運(yùn)算在帶反饋的寄存型結(jié)構(gòu)基礎(chǔ)上，將其內(nèi)部可使一些時(shí)序電路設(shè)計(jì)得到簡化PAL5。算術(shù)選通反饋型結(jié)構(gòu)在帶異或的寄存器型結(jié)構(gòu)基礎(chǔ)上，將輸入信號B與反饋信號A經(jīng)算術(shù)選通后，再加到與陣列的輸入端。用于實(shí)現(xiàn)加、減、大于、小于等算術(shù)運(yùn)算PAL&&&&&&&AB1A+BAABAB0AB算術(shù)選通6.異步可編程寄存器輸出型結(jié)構(gòu)器件內(nèi)部的D觸發(fā)器的CP端、S端與R端均由專用乘積項(xiàng)單獨(dú)編程控制。而D端的電平由極性控制輸入決定。適合于設(shè)計(jì)復(fù)雜異步時(shí)序邏輯電路PAL極性控制－－用異或門來實(shí)現(xiàn)11＝1＝1011110輸出高電平有效輸出低電平有效異或門或門§１０.３通用陣列邏輯（GAL）GALPAL型GALISP型GALFPLA型GALFPAL－FieldProgrammableLogicArrayPAL型GALPAL+OLMC+ILMC+BLMC=GALOutputlogicMacrocell輸出邏輯宏BurylogicMacroCell隱埋邏輯宏此邏輯單元不與I/O引出端相聯(lián)宏單元輸出結(jié)構(gòu)在器件的輸出與反饋通路中增加了多路選擇器，大大增強(qiáng)了輸出和反饋的靈活性GAL§１０.４CPLD復(fù)雜可編程器件CPLD由GAL發(fā)展而來,其主體仍是與陣列和邏輯宏結(jié)構(gòu)分區(qū)陣列結(jié)構(gòu)從內(nèi)部結(jié)構(gòu)來看,可分兩大類:總結(jié)：從電路原理圖可得知:PAL----輸出結(jié)構(gòu)固定,只能一次編程GAL----增加了輸出宏,使編程更靈活與陣列可編程或陣列固定與陣列可編程沒有獨(dú)立的或陣列.或門放在OLMC中了CPLD---增加了與或規(guī)模,輸出宏數(shù)目,再新增了隱埋邏輯宏,開關(guān)矩陣.編程數(shù)據(jù)存在:EEprom

中現(xiàn)在的電子設(shè)備，單純用模擬電路實(shí)現(xiàn)的少，一般都是：微弱信號放大高速數(shù)據(jù)采集大功率輸出采用模擬電路信號處理控制采用數(shù)字電路CPU,MEMORY,PLD以至現(xiàn)在許多電子系統(tǒng)僅由三種標(biāo)準(zhǔn)器件構(gòu)成:1.CPU微處理器

2.MEMORY存儲器

3.CPLD、FPGA可編程器件HDL作功能描述邏輯綜合LogicSynthsis布局布線器件實(shí)現(xiàn)門級仿真功能驗(yàn)證TOP---DOWNTOP--DOWN設(shè)計(jì)方法的優(yōu)點(diǎn):1.從功能描述開始,到物理實(shí)現(xiàn),這個(gè)過程符合人的設(shè)計(jì)思維。2。功能設(shè)計(jì)可完全獨(dú)立于物理實(shí)現(xiàn)。HDL

可不含任何器件的物理信息，到最后才選器件。3。設(shè)計(jì)可再利用，設(shè)計(jì)結(jié)果完全可以以一種知識產(chǎn)權(quán)的方式用于不同的產(chǎn)品設(shè)計(jì)中。采用TOP－DOWN的設(shè)計(jì)其結(jié)果的優(yōu)劣取決于三個(gè)因素：1。描述手段：