計(jì)算機(jī)組成與體系結(jié)構(gòu)講義

一、計(jì)算機(jī)組成原理與體系1946年2月14 重達(dá)30 耗資48萬第一 電子管計(jì)算機(jī)（50年代中期到60年代后期 存——磁鼓或磁芯 存——磁帶 件——機(jī)器語言、匯編語言 用——科學(xué)計(jì)算第二 晶體管計(jì)算機(jī)（50年代中期——60年代后期主存——鐵淦氧磁芯輔存——磁盤、磁帶運(yùn)算方式——浮點(diǎn)運(yùn)算 件——高級(jí)語言、操作系統(tǒng)（FORTRAN、ALGOL等） 用——科學(xué)計(jì)算、數(shù)據(jù)處理、過程控制第三代集成電路計(jì)算機(jī)時(shí)代（60年代中期——70年代前期第四 大規(guī)模集成電路時(shí)代（70年代初——現(xiàn)在第五代為1991摩爾定律（1965 原 快地輸入內(nèi)存,CPU響應(yīng)時(shí)間：響應(yīng)時(shí)間是指完成一個(gè)任務(wù)的全部時(shí)間，包括磁盤時(shí)間、存儲(chǔ)器時(shí)間、I/O時(shí)間等。在多道程序時(shí)，CPU在一個(gè)程序處于I/O等處理機(jī)字長(zhǎng)：指處理機(jī)運(yùn)算器中一次能夠完成二進(jìn)制數(shù)運(yùn)算的位數(shù)。當(dāng)前處8位、632位、4總線寬度：一般指CPU中運(yùn)算器與器之間進(jìn)行互連的內(nèi)部總線二進(jìn)制位時(shí)鐘的頻率（f）叫CPU的主頻。度量單位是MHz（兆赫茲GHz（吉赫茲。例如Pentium系列機(jī)為60MHz～266MHz，而Pentium43.6GHz。M適配器與IO算術(shù)邏輯單元計(jì)算機(jī)中常用的4種進(jìn)位數(shù)制（r二進(jìn)制：r2，基本符號(hào)：0八進(jìn)制：r8，基本符號(hào)：0123456十進(jìn)制：r10，基本符號(hào)：012345678十六進(jìn)制：r16，0123456789ABCDEA～F最后得的余數(shù)是所求二進(jìn)制數(shù)最的值。將十進(jìn)制數(shù)乘以2，所得乘積的整數(shù)部分即為對(duì)應(yīng)二進(jìn)制小數(shù)最的值，然后對(duì)所余數(shù)的小數(shù)部分乘以2，所得乘積的整數(shù)部分為次的值，如此進(jìn)行下去，直到乘積的小數(shù)部分為0，或結(jié)果已滿足所需精度要求為止。由3位二進(jìn)制數(shù)組成1位八進(jìn)制數(shù)；對(duì)于一個(gè)兼有整數(shù)和小數(shù)部分的數(shù)以小數(shù)點(diǎn)為界，小數(shù)點(diǎn)前后的數(shù)分別分組進(jìn)行處0

邏輯型數(shù)據(jù)只有兩個(gè)值：真和 1表示真 0表示個(gè)89zASCII碼字符集 0@P`p!1AQaq"2BRbr#3CScs$4DTdt%5EUeu&6FVfv'7GWgw(8HXhx)9IYiy*:JZjz+;K[k{,<L\l|-=M]m}.>Nn~/?Oo注：H表示高3位，L表示低4位存字的多個(gè)字節(jié)，有按從低位到字節(jié)次序存放的，也有按從到低位字節(jié)次序一個(gè)漢字時(shí)，把兩個(gè)字節(jié)的最高一位的編碼值設(shè)定為1，則該編碼集的最多編碼數(shù)量為128×128。BCD滿足十進(jìn)制規(guī)則，故稱這種編碼為“以二進(jìn)制編碼的十進(jìn)制（BinaryCodedDecimal，簡(jiǎn)稱BCD）碼”。實(shí)現(xiàn)原理：是使碼距由1增加到2。若編碼中有1位二進(jìn)制數(shù)出錯(cuò)了，出錯(cuò)的編碼就成為編碼，就可以知道出現(xiàn)了錯(cuò)誤。在原有的編碼之上再增加一位校驗(yàn)位，原編碼k位，形成新的編碼為k+1位。增加的方法有2種：循環(huán)冗余CRC（CyclicalRedundancyCheck）一般是指k位信息之后拼接r位校驗(yàn)碼。關(guān)鍵問題是如何從k位信息得到r位。進(jìn)一步：如何從k+r位碼字判斷是kr帶符號(hào)數(shù)是指在計(jì)算機(jī)中將數(shù)的符號(hào)數(shù)碼化。在計(jì)算機(jī)中，一般規(guī)定二進(jìn)制的最 補(bǔ)碼定點(diǎn)數(shù)的加/其中，N為浮點(diǎn)數(shù)，M為尾數(shù)，E為階碼，R稱為“階的基數(shù)（底而且R為一常數(shù)，一般為2、8或16。在一臺(tái)計(jì)算機(jī)中，所有數(shù)據(jù)的R都是相同的，于MmMsM當(dāng)移掉的部分最為1時(shí)，在尾數(shù)的末尾加1。算術(shù)邏輯運(yùn)算單元1指令指針寄存器IP（即程序計(jì)數(shù)器PC）和標(biāo)志寄存器FLAGS。三、系 1器概（一）器的分半導(dǎo)體器TTL、磁表面器磁頭、載磁磁 光盤器激光、磁光材（RAM順序存取器 磁帶直接存取 磁盤主存—輔存層次:cache--2主主存與CPU的關(guān)存取時(shí)間又稱器時(shí)間：指一次讀操作命令發(fā)出到該操作完成，將數(shù)據(jù)讀出到通常，周期略大于存取時(shí)間，其時(shí)間單位為ns。ROMMROMPROM(編程EPROMEEPROMFlashMemory(閃速型器器與CPU的連接-器容量的擴(kuò)用2片1K×4位組成1K×8位的用2片1K×8位組成2K×8位的器器與CPU的連接-器容量的擴(kuò)展用8片1K×4位組成4K×8位的RAM靜態(tài)SRAM的基本單元是觸發(fā)器電路。 動(dòng)態(tài)DRAM一般采用“位結(jié)構(gòu)”體：只讀器EEPROM（E2PROM3高速緩沖根據(jù)程序的局部性特點(diǎn)，如果在主存和CPU之間設(shè)置一高速容量較小個(gè)高速小容量器就是cache。cache當(dāng)CPU主存某內(nèi)容時(shí)，先檢查該內(nèi)容是否在cache中，若在就從cache中讀出，若沒有就從主存中讀出，同時(shí)將該單元所在塊的所有字讀入cache：CPUcache的次數(shù)占總次數(shù)的比例。設(shè)NC表示cache完成存取的總次數(shù)，NM表示主存完成存取的總次數(shù)，h為命中率，則有：h=NC/存內(nèi)容，cache行行主塊標(biāo)記（8位B標(biāo)記（5位…………主主標(biāo)記（6位cache的工作原理要求它盡量保存數(shù)據(jù)。無論何種映射方式，cache與主存替換策略-LFU算法：實(shí)現(xiàn)方法：將每行設(shè)置一個(gè)計(jì)數(shù)器。新行建立后從0開始，每一次被訪 每行也設(shè)置一個(gè)計(jì)數(shù)器，但它是在cache命中時(shí)，將被行計(jì)數(shù)器清保護(hù)了剛拷貝到cache中的新數(shù)據(jù)，提高。替換策略-隨機(jī)替換：Cache的寫操作策略：4虛擬四、指令系統(tǒng) 堆棧中，由堆棧指針SP隱含，操作結(jié)果仍然放回堆棧中。一地址指令-OPCODE—操作碼A—操作數(shù)的器地址或寄存器二地址指令-所規(guī)定的操作后，將結(jié)果存入目的地址，在本例中即為A2指定的地址三地址指令-數(shù)的器地址或寄存器名；A3——操作結(jié)果的器地址或寄存器地址。存入A3中。 設(shè)置標(biāo)志寄存器的C15）寄存器尋址寄存器中，即EA=Ri中，然后在指令的地址碼部分給出該通用寄存器的編號(hào)，這時(shí)有EA=(Ri)在計(jì)算機(jī)中設(shè)置一個(gè)的址寄存器，或由指定一個(gè)通用寄存器為基址寄存A指令地址碼部分給出的地址A和指定的變址寄存器X的內(nèi)容通過加法器相加，所得的和 CISC和復(fù)雜指令集計(jì)算機(jī)(CI過存于只讀存貯器(ROM)，CPU算機(jī)(ComplexInstructionSetComputer-CISC)結(jié)構(gòu)。一般CISC計(jì)算機(jī)所含的指令數(shù)目至少300條以上，有的甚至超過500條．早期的計(jì)CISC地。在20世紀(jì)90年代中期之前，大多數(shù)的微處理器都采用CISC體系——包括In80x86Motorola68K系列等。CISCCISCCISC的計(jì)算機(jī)被稱為精簡(jiǎn)指令集計(jì)算機(jī)(ReducedInstructionSetComputer-RISC)結(jié)構(gòu)．簡(jiǎn)稱RISC．CISC與RISC五、處理器CPU的功能和組 I/O（reset第一個(gè)機(jī)器周期總是取指周期，而指令的地址總是從PC中獲得，當(dāng)發(fā)出器命令后，指令總是從數(shù)據(jù)總線DB送回，CPU接受到指令之后，將指令放在指令寄存器IR之中。指令在IR中一直保留到取下一條指令為止。取指周期程序計(jì)數(shù)器加1，為下一條指令作好準(zhǔn)備。ALU；ALU→rd（運(yùn)算結(jié)果送寄存器rd）控制器控制信號(hào)的產(chǎn)生是采用邏輯電路，也稱組合邏輯電路控制方式。“時(shí)序控制（1）微程序、微指令和微命（1）微程序、微指令和微命（2）微指令的編碼方編碼來表示，就是字段直接編譯法。字段間接編譯法是在字段直接編譯法的基礎(chǔ)上，進(jìn)一步縮短微指令字長(zhǎng)的一種編譯法。功能部件的使用不發(fā)生以完成不同的運(yùn)算功能。六、總線個(gè)總線時(shí)鐘周期，總線時(shí)鐘頻率為33MHz，總線帶寬是多少?的數(shù)據(jù)量用D表示，根據(jù)定義可得 接口（支持本地磁盤驅(qū)動(dòng)器和其他外設(shè)、Firewire接口（支持大容量I/O設(shè)作的I/O設(shè)備。送速率是120個(gè)字符/秒，每一個(gè)字符格式規(guī)定包含10個(gè)比特位（起始位、停止位、解：波特率為：10位×120/秒=1200波特1）當(dāng)一個(gè)或多個(gè)設(shè)備同時(shí)發(fā)出總線使用請(qǐng)求信號(hào)BR時(shí)，仲裁器發(fā)出的總線信BG1”BS每一個(gè)共享總線的設(shè)備均有一對(duì)總線請(qǐng)求線BRi和總線線BGi。當(dāng)設(shè)備要求 信號(hào)Bgi。不需要仲裁器，而是多個(gè)仲裁器競(jìng)爭(zhēng)使用總線。當(dāng)它們有總線請(qǐng)求時(shí)，異步定時(shí)：Architecture，486的一種過渡標(biāo)準(zhǔn)，已淘汰。Interconnection，PCIAGP---是一種新型的接口的技術(shù)標(biāo)準(zhǔn)，于連接主存和圖形器。AGPInterfaceRS-232-（ iIndustriesAssociation）推薦的一種串行通信總線標(biāo)準(zhǔn)。4)USB----USB（UniversalSerialBus）接口基于通用的連接技術(shù)，可實(shí)現(xiàn)外設(shè)的七、中斷與輸入輸出（IO）系早期：分散連接，CPUI/OI/O外部設(shè)備-外部設(shè)備-光 IOI/O方式-程序查詢方式方式,輸入和輸出完全是通過CPU執(zhí)行程序來完成的計(jì)算機(jī)在執(zhí)行程序的過程中，當(dāng)出現(xiàn)異常情況或者特殊情況時(shí)，CPU中斷源：能夠向CPU發(fā)出中斷請(qǐng)求的事件。當(dāng)多個(gè)中斷源向CPU提出中斷請(qǐng)求時(shí)，CPU在任何一個(gè)時(shí)刻只能接受一個(gè)中斷每個(gè)設(shè)備都配備一個(gè)中斷請(qǐng)求觸發(fā)器和中斷觸發(fā)器，當(dāng)中斷請(qǐng)求觸發(fā)器為“1”時(shí)，表示該設(shè)備向CPU提出中斷請(qǐng)求，如果中斷觸發(fā)器為“1”中斷響應(yīng)過程-中斷判優(yōu)的方法CPU程序狀態(tài)字，中斷寄存器和CPU中各寄存器的內(nèi)容。務(wù)程序的執(zhí)行，又轉(zhuǎn)去進(jìn)行新的中斷處理。這種處理中斷的現(xiàn)象又稱為DMA直接器1、DMA基本構(gòu)DMA傳送方式：1）CPU暫停方式。主機(jī)響應(yīng)DMA請(qǐng)求后，讓出總線，直到一組數(shù)據(jù)傳送完畢后，DMA控制器才把總線控制權(quán)交還給CPU，采用這種工作方式的I／O設(shè)備，在其接口中一般設(shè)置有機(jī)交換數(shù)據(jù)，這樣可減少DMA傳送占用總線的時(shí)間，也即減少了CPU暫停工作DMA周期是空閑的。這是因?yàn)?，設(shè)備傳送兩個(gè)數(shù)據(jù)之間的間隔一般總是大于內(nèi)DMA和CPU交替內(nèi)存工作方DMA傳送過CPU行指令。直到數(shù)據(jù)交換過程結(jié)束向CPU發(fā)出中斷請(qǐng)求，進(jìn)行通道結(jié)束處理工作執(zhí)行通道指令，組織設(shè)備和內(nèi)存進(jìn)行數(shù)據(jù)傳輸，按I/O指令要求啟動(dòng)設(shè)備，向CPU報(bào)告中斷等，具體有以下五項(xiàng)任務(wù)：根據(jù)要求將這些狀態(tài)信息送到內(nèi)存的指定單元，供CPU使用。 通道的種類-通道的種 -字節(jié)多路通通道的種 -數(shù)組多路通輸入輸出處理機(jī)（I輸入輸出處理機(jī)（IOP）不是一立