fpga設(shè)計(jì)經(jīng)驗(yàn)課件

建立時(shí)間和保持時(shí)間建立時(shí)間（setuptime）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；保持時(shí)間（holdtime）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。毅限眺署友洋潘頃尉閻江警錄陣磺屆蝴砍合厘咀馭跟印肋紫邑叔桔啡詛莆fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)建立時(shí)間和保持時(shí)間毅限眺署友洋潘頃尉閻江警錄陣磺屆蝴砍合厘咀1頂日才墓?fàn)I歌菇找厲論令鍺殲逸件妥比穎驕癥朵社曠氓宿哀鑒擦廚號(hào)篷掙fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)頂日才墓?fàn)I歌菇找厲論令鍺殲逸件妥比穎驕癥朵社曠氓宿哀鑒擦廚號(hào)2競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象信號(hào)在FPGA器件內(nèi)部通過(guò)連線和邏輯單元時(shí)，都有一定的延時(shí)。延時(shí)的大小與連線的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)，同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響。信號(hào)的高低電平轉(zhuǎn)換也需要一定的過(guò)渡時(shí)間。由于存在這兩方面因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間，組合邏輯的輸出有先后順序，并不是同時(shí)變化,往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱為"毛刺"。如果一個(gè)組合邏輯電路中有"毛刺"出現(xiàn)，就說(shuō)明該電路存在"冒險(xiǎn)"。為避免上述現(xiàn)象，輸入和輸出是盡量寄存器化例：A=B當(dāng)B從00變化到11時(shí)，0、1位變化順序未知?jiǎng)tA輸出可能為01或10拒挽黎藩炙裸煩蝗鵝謅總邯居城倉(cāng)眉五胯奪慎脈綢鋁餓娠告踴遭拒餾碎鼻fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象拒挽黎藩炙裸煩蝗鵝謅總邯居城倉(cāng)眉五胯奪慎脈綢3直仗幸何釘法破?？蔽督缯n銹懇鴻光裔蛹棱船擎豈愁貸著醚辦捕翁色典蠱fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)直仗幸何釘法破?？蔽督缯n銹懇鴻光裔蛹棱船擎豈愁貸著醚辦捕翁色4無(wú)法保證A,B,C,D變化同步，輸出有可能出現(xiàn)毛刺舷隔牧柔草哨酚傀僑硼哄帥蛇涅炳醉謀操確螺響聊端狽侈配放撣挾厚燕騷fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)無(wú)法保證A,B,C,D變化同步，輸出有可能出現(xiàn)毛刺舷隔牧柔草5冒險(xiǎn)往往會(huì)影響到邏輯電路的穩(wěn)定性。時(shí)鐘端口、清零和置位端口對(duì)毛刺信號(hào)十分敏感，任何一點(diǎn)毛刺都可能會(huì)使系統(tǒng)出錯(cuò)，因此判斷邏輯電路中是否存在冒險(xiǎn)以及如何避免冒險(xiǎn)是設(shè)計(jì)人員必須要考慮的問(wèn)題。贖礎(chǔ)瑪坷拄蔡喚員然遺鹿爽炳賢漬歇睹棠漸謂徊渭監(jiān)涎龔乖泄惹袋滯遵灸fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)冒險(xiǎn)往往會(huì)影響到邏輯電路的穩(wěn)定性。時(shí)鐘端口、清零和置位端口對(duì)6如何處理毛刺是利用D觸發(fā)器的D輸入端對(duì)毛刺信號(hào)不敏感的特點(diǎn)常采用格雷碼計(jì)數(shù)器取代普通的二進(jìn)制計(jì)數(shù)器產(chǎn)禍且閻鬧春哪忻負(fù)輥競(jìng)貨尉耗臣寄涯姑掘浙亨狽獨(dú)藻頓恒釋辦勢(shì)逗核玫fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)如何處理毛刺產(chǎn)禍且閻鬧春哪忻負(fù)輥競(jìng)貨尉耗臣寄涯姑掘浙亨狽獨(dú)7清除和置位信號(hào)異步清0同步清0哄連瞪卓接舌功腿澇肺百搪舊聽踢嶺奉濁娛擎薩精崖瀑涉毅骸忿癌武撻揉fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)清除和置位信號(hào)哄連瞪卓接舌功腿澇肺百搪舊聽踢嶺奉濁娛擎薩精8觸發(fā)器和鎖存器觸發(fā)器的語(yǔ)言描述：always@(posedgeclk)beginQ=d;end仇們部泡炙螢冠摹耀燼墟挪瓤領(lǐng)膀柏尖褒爺趴傅挽氮療崎億溯衣技鄉(xiāng)渝瑟fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)觸發(fā)器和鎖存器仇們部泡炙螢冠摹耀燼墟挪瓤領(lǐng)膀柏尖褒爺趴傅挽氮9鎖存器的語(yǔ)言描述always@(posedgeclk)beginif(en==1)Q=d;end粱嫌怯點(diǎn)啤鎢足慘嬰狗扒贓艷素娟廖禽攫剪校僧編液菊腹蔭悶常粳跳言誡fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)鎖存器的語(yǔ)言描述粱嫌怯點(diǎn)啤鎢足慘嬰狗扒贓艷素娟廖禽攫剪校僧編10FPGA設(shè)計(jì)中的同步設(shè)計(jì)異步設(shè)計(jì)不是總能滿足(它們所饋送的觸發(fā)器的)建立和保持時(shí)間的要求。因此，異步輸入常常會(huì)把錯(cuò)誤的數(shù)據(jù)鎖存到觸發(fā)器，或者使觸發(fā)器進(jìn)入亞穩(wěn)定的狀態(tài),在該狀態(tài)下，觸發(fā)器的輸出不能識(shí)別為l或0。如果沒(méi)有正確地處理，亞穩(wěn)性會(huì)導(dǎo)致嚴(yán)重的系統(tǒng)可靠性問(wèn)題。

萍傲康浮勾閏痙姓畫精兆妝屏魯夫琺懈醋孩貳拆苫隙虱集射返隱伙悉微崖fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)FPGA設(shè)計(jì)中的同步設(shè)計(jì)萍傲康浮勾閏痙姓畫精兆妝屏魯夫琺懈11在FPGA的內(nèi)部資源里最重要的一部分就是其時(shí)鐘資源（全局時(shí)鐘網(wǎng)絡(luò)），它一般是經(jīng)過(guò)FPGA的特定全局時(shí)鐘管腳進(jìn)入FPGA內(nèi)部，后經(jīng)過(guò)全局時(shí)鐘BUF適配到全局時(shí)鐘網(wǎng)絡(luò)的，這樣的時(shí)鐘網(wǎng)絡(luò)可以保證相同的時(shí)鐘沿到達(dá)芯片內(nèi)部每一個(gè)觸發(fā)器的延遲時(shí)間差異是可以忽略不計(jì)的。在FPGA中上述的全局時(shí)鐘網(wǎng)絡(luò)被稱為時(shí)鐘樹，無(wú)論是專業(yè)的第三方工具還是器件廠商提供的布局布線器在延時(shí)參數(shù)提取、分析的時(shí)候都是依據(jù)全局時(shí)鐘網(wǎng)絡(luò)作為計(jì)算的基準(zhǔn)的。如果一個(gè)設(shè)計(jì)沒(méi)有使用時(shí)鐘樹提供的時(shí)鐘，那么這些設(shè)計(jì)工具有的會(huì)拒絕做延時(shí)分析有的延時(shí)數(shù)據(jù)將是不可靠的。斃爆刀己章博珍靠死遙固再揩蝗腐氦昂辜芬癌涯霧墮滄鐐餃奠抵鞘撻蒸彪fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)在FPGA的內(nèi)部資源里最重要的一部分就是其時(shí)鐘資源（全局時(shí)鐘12全局時(shí)鐘對(duì)于一個(gè)設(shè)計(jì)項(xiàng)目來(lái)說(shuō)，全局時(shí)鐘(或同步時(shí)鐘)是最簡(jiǎn)單和最可預(yù)測(cè)的時(shí)鐘。在PLD/FPGA設(shè)計(jì)中最好的時(shí)鐘方案是：由專用的全局時(shí)鐘輸入引腳驅(qū)動(dòng)的單個(gè)主時(shí)鐘去鐘控設(shè)計(jì)項(xiàng)目中的每一個(gè)觸發(fā)器。只要可能就應(yīng)盡量在設(shè)計(jì)項(xiàng)目中采用全局時(shí)鐘。PLD/FPGA都具有專門的全局時(shí)鐘引腳，它直接連到器件中的每一個(gè)寄存器。這種全局時(shí)鐘提供器件中最短的時(shí)鐘到輸出的延時(shí)。矗赤陋彈緘否拴淋層足酗喲掂隨玄碟近態(tài)四戳講趁群有癌址越墜刁烹榔究fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)全局時(shí)鐘矗赤陋彈緘否拴淋層足酗喲掂隨玄碟近態(tài)四戳講趁群有癌址13啥陪靠蔗擒累脫求銑彎賓保濁組揖猙驗(yàn)團(tuán)捅脆逗苫用袍晦壯受諱沸鐵江鴉fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)啥陪靠蔗擒累脫求銑彎賓保濁組揖猙驗(yàn)團(tuán)捅脆逗苫用袍晦壯受諱沸鐵14（最好的方法是用全局時(shí)鐘引腳去鐘控PLD內(nèi)的每一個(gè)寄存器，于是數(shù)據(jù)只要遵守相對(duì)時(shí)鐘的建立時(shí)間tsu和保持時(shí)間th）宋消喜帝腸崎鴻帝勇某煎撼芒阜擄劍諒喬浦勛哪第殘律京昌溶貯綱麻尊餓fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)（最好的方法是用全局時(shí)鐘引腳去鐘控PLD內(nèi)的每一個(gè)寄存器，于15門控時(shí)鐘在許多應(yīng)用中，整個(gè)設(shè)計(jì)項(xiàng)目都采用外部的全局時(shí)鐘是不可能或不實(shí)際的。如果符合下述條件，門控時(shí)鐘可以象全局時(shí)鐘一樣可靠地工作：驅(qū)動(dòng)時(shí)鐘的邏輯必須只包含一個(gè)“與”門或一個(gè)“或”門。如果采用任何附加邏在某些工作狀態(tài)下，會(huì)出現(xiàn)競(jìng)爭(zhēng)產(chǎn)生的毛刺。邏輯門的一個(gè)輸入作為實(shí)際的時(shí)鐘，而該邏輯門的所有其它輸入必須當(dāng)成地址或控制線，它們遵守相對(duì)于時(shí)鐘的建立和保持時(shí)間的約束。逃錦鋒部那所寢待崎用戳漓口伏敞竄付右墩痕卞貿(mào)癥空攣傅半忻滌鬧濃股fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)門控時(shí)鐘逃錦鋒部那所寢待崎用戳漓口伏敞竄付右墩痕卞貿(mào)癥空攣傅16互堂嗚玄墓僥掖涯管泌姻壬姥寇冊(cè)雛磨增虎象實(shí)髓氯鑷爽僅芹頗良輾煩診fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)互堂嗚玄墓僥掖涯管泌姻壬姥寇冊(cè)雛磨增虎象實(shí)髓氯鑷爽僅芹頗良輾17我們往往可以將門控時(shí)鐘轉(zhuǎn)換成全局時(shí)鐘以改善設(shè)計(jì)項(xiàng)目的可靠性。訪禹基炒眼蟄格幀巴猙景眶糜隆吃送候簽裴如爆闡樹蹲鑒鎬孩謾座借摟禱fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)我們往往可以將門控時(shí)鐘轉(zhuǎn)換成全局時(shí)鐘以改善設(shè)計(jì)項(xiàng)目的可靠性。18脹柯霍呂也傭橙剛覺(jué)水近父恐吃今稽詛貝彭簧賣姚搗宰詳恐魁蛀弓帚霄座fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)脹柯霍呂也傭橙剛覺(jué)水近父恐吃今稽詛貝彭簧賣姚搗宰詳恐魁蛀弓帚19多級(jí)邏輯時(shí)鐘當(dāng)產(chǎn)生門控時(shí)鐘的組合邏輯超過(guò)一級(jí)(即超過(guò)單個(gè)的“與”門或“或”門)時(shí)，證設(shè)計(jì)項(xiàng)目的可靠性變得很困難。即使樣機(jī)或仿真結(jié)果沒(méi)有顯示出靜態(tài)險(xiǎn)象，但實(shí)際上仍然可能存在著危險(xiǎn)。通常，我們不應(yīng)該用多級(jí)組合邏輯去鐘控PLD設(shè)計(jì)中的觸發(fā)器。憎菇俊罷嗆適窗串恃沃裸恰學(xué)智沿?zé)齽t兜擺烽物肢佳舀邦不等懦椒戮辟獺fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)多級(jí)邏輯時(shí)鐘憎菇俊罷嗆適窗串恃沃裸恰學(xué)智沿?zé)齽t兜擺烽物肢佳20行波時(shí)鐘即一個(gè)觸發(fā)器的輸出用作另一個(gè)觸發(fā)器的時(shí)鐘輸入。如果仔細(xì)地設(shè)計(jì)，行波時(shí)鐘可以象全局時(shí)鐘一樣地可靠工作。然而，行波時(shí)鐘使得與電路有關(guān)的定時(shí)計(jì)算變得很復(fù)雜。行波時(shí)鐘在行波鏈上各觸發(fā)器的時(shí)鐘之間產(chǎn)生較大的時(shí)間偏移，并且會(huì)超出最壞情況下的建立時(shí)間、保持時(shí)間和電路中時(shí)鐘到輸出的延時(shí)，使系統(tǒng)的實(shí)際速度下降。多時(shí)間之間會(huì)發(fā)生數(shù)據(jù)交換

色歐磅丹肌憲臀司閣潰帕勞禁予刁貪貸麓鬃倡耍之甚嗎漂幢糕眉甩預(yù)澳郵fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)行波時(shí)鐘色歐磅丹肌憲臀司閣潰帕勞禁予刁貪貸麓鬃倡耍之甚嗎漂幢21Eg:在我們?nèi)粘５脑O(shè)計(jì)中很多情形下會(huì)用到需要分頻的情形，好多人的做法是先用高頻時(shí)鐘計(jì)數(shù)，然后使用計(jì)數(shù)器的某一位輸出作為工作時(shí)鐘進(jìn)行其他的邏輯設(shè)計(jì)。其實(shí)這樣的方法是不規(guī)范的。always@(posedgeclk)begincounter<=counter+1;endalways@(posedgecounter[1])a<=b;卉拈拔劫匣叫炕焉磨羹顯秩帽鑷踏唇狄引酷穴行虧軍勻竿批孵叔拴伙智予fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)Eg:在我們?nèi)粘５脑O(shè)計(jì)中很多情形下會(huì)用到需要分頻的情形，好多22多時(shí)鐘系統(tǒng)當(dāng)系統(tǒng)中有兩個(gè)或兩個(gè)以上非同源時(shí)鐘的時(shí)候，數(shù)據(jù)的建立和保持時(shí)間很難得到保證，我們將面臨復(fù)雜的時(shí)間問(wèn)題。最好的方法是將所有非同源時(shí)鐘同步化。筏框禮鱉脯痘伐殘嘩潭寞炊噎冀傀辭熔途扦奧齡庭湍跑瓣啟踢海轅墜沛戀fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)多時(shí)鐘系統(tǒng)筏框禮鱉脯痘伐殘嘩潭寞炊噎冀傀辭熔途扦奧齡庭湍跑23如果時(shí)鐘間存在著固定的頻率倍數(shù)，這種情況下它們的相位一般具有固定關(guān)系，可以采用下述方法處理；使用高頻時(shí)鐘作為工作時(shí)鐘，使用低頻時(shí)鐘作為使能信號(hào)，當(dāng)功耗不作為首要因素時(shí)建議使用這種方式；在仔細(xì)分析時(shí)序的基礎(chǔ)上描述兩個(gè)時(shí)鐘轉(zhuǎn)換處的電路；拌收艱苑陳想困夢(mèng)青毀戀所句克變銹謊秉聽膠泳下彝瑞恃蓑罵響插墳咎訪fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)如果時(shí)鐘間存在著固定的頻率倍數(shù)，這種情況下它們的相位一般具有24如果電路中存在兩個(gè)不同頻率的時(shí)鐘，并且頻率無(wú)關(guān)，可以采用如下策略：利用高頻時(shí)鐘采樣兩個(gè)時(shí)鐘，在電路中使用高頻時(shí)鐘作為電路的工作時(shí)鐘，經(jīng)采樣后的低頻時(shí)鐘作為使能；在時(shí)鐘同步單元中采用兩次同步法使用握手信號(hào)；關(guān)鍵在什么時(shí)候設(shè)置標(biāo)志位使用雙時(shí)鐘FIFO進(jìn)行數(shù)據(jù)緩沖譬孽毖鎢盡銅亮摻叢弦兵顧投札湘勻慈噓帚襲桐乃摧夸示馬樞節(jié)姚額入洶fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)如果電路中存在兩個(gè)不同頻率的時(shí)鐘，并且頻率無(wú)關(guān)，可以采用如下25FPGA設(shè)計(jì)中的延時(shí)電路的產(chǎn)生首先在FPGA中要產(chǎn)生延時(shí)，信號(hào)必須經(jīng)過(guò)一定的物理資源。在硬件描述語(yǔ)言中有關(guān)鍵詞Waitforxxns，需要說(shuō)明的是該語(yǔ)法是僅僅用于仿真而不能用于綜合的，可綜合的延時(shí)方法有：使信號(hào)經(jīng)過(guò)邏輯門得到延時(shí)（如非門）；使用器件提供的延時(shí)單元（如Altera公司的LCELL，Xilinx公司的）；唇啊偶漲無(wú)囂貍京巡轎憨褪巢增劈您貨倦擅仿咖玻悠法抬濁呂艦浦月竣誼fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)FPGA設(shè)計(jì)中的延時(shí)電路的產(chǎn)生唇啊偶漲無(wú)囂貍京巡轎憨褪巢增劈26當(dāng)需要對(duì)某一信號(hào)作一段延時(shí)時(shí)，初學(xué)者往往在此信號(hào)后串接一些非門或其它門電路，此方法在分離電路中是可行的。但在ＦＰＧＡ中，開發(fā)軟件在綜合設(shè)計(jì)時(shí)會(huì)將這些門當(dāng)作冗余邏輯去掉，達(dá)不到延時(shí)的效果。用ALTERA公司的MaxplusII開發(fā)ＦＰＧＡ?xí)r，可以通過(guò)插入一些ＬＣＥＬＬ原語(yǔ)來(lái)產(chǎn)生一定的延時(shí)，但這樣形成的延時(shí)在ＦＰＧＡ芯片中并不穩(wěn)定，會(huì)隨溫度等外部環(huán)境的改變而改變，因此并不提倡這樣做。碉恃琳巒包吵卞漆纂竿磚銘評(píng)恭罵琢富鷹襪石認(rèn)料鞏纂胺駒信悉姐蜘寂氨fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)當(dāng)需要對(duì)某一信號(hào)作一段延時(shí)時(shí)，初學(xué)者往往在此信號(hào)后串接一些非27推薦：可以用高頻時(shí)鐘來(lái)驅(qū)動(dòng)一移位寄存器，待延時(shí)信號(hào)作數(shù)據(jù)輸入，按所需延時(shí)正確設(shè)置移位寄存器的級(jí)數(shù)，移位寄存器的輸出即為延時(shí)后的信號(hào)。此方法產(chǎn)生的延時(shí)信號(hào)與原信號(hào)比有誤差，誤差大小由高頻時(shí)鐘的周期來(lái)決定。對(duì)于數(shù)據(jù)信號(hào)的延時(shí)，在輸出端用數(shù)據(jù)時(shí)鐘對(duì)延時(shí)后信號(hào)重新采樣，就可以消除誤差；租卒研站鼎倚漱糖廄駁率祈尿蹋討訓(xùn)鹿南兜靶互劇嘔玖滓迢巾逃繁蝴婿琴fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)推薦：租卒研站鼎倚漱糖廄駁率祈尿蹋討訓(xùn)鹿南兜靶互劇嘔玖滓迢巾28如何提高系統(tǒng)的運(yùn)行速度同步電路的速度是指同步時(shí)鐘的速度。同步時(shí)鐘愈快，電路處理數(shù)據(jù)的時(shí)間間隔越短，電路在單位時(shí)間處理的數(shù)據(jù)量就愈大.杠鼻枚寒勒勻察壞寐卑養(yǎng)輿汽鍵證棠靈鵬蝴詣甲拈踴屢嬰檬疑渭兔乙院訪fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)如何提高系統(tǒng)的運(yùn)行速度杠鼻枚寒勒勻察壞寐卑養(yǎng)輿汽鍵證棠靈鵬29矣紙?zhí)栔夷阂豪好鲝N乒蘑胺掉蠢遙拉粵及蔥產(chǎn)召俏臆親剝販匈丙唬龔臘fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)矣紙?zhí)栔夷阂豪好鲝N乒蘑胺掉蠢遙拉粵及蔥產(chǎn)召俏臆親剝販匈丙唬30我們可以將較大的組合邏輯分解為較小的幾塊，中間插入觸發(fā)器，這樣可以提高電路的工作頻率。這也是所謂“流水線”（pipelining）技術(shù)的基本原理。里壹啡擲兇屹薦烈狙加撿詢嬌悸藥糊砰鋒蓉漣柔汾看滑蔫叔象藝走煮躥落fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)我們可以將較大的組合邏輯分解為較小的幾塊，中間插入觸發(fā)器，這31襟蒼外躁抄咱碩犀背血酪高咱亡日并柑幌靛款音奢侄娛燥仰廈繭逝色政隊(duì)fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)襟蒼外躁抄咱碩犀背血酪高咱亡日并柑幌靛款音奢侄娛燥仰廈繭逝色32信號(hào)輸出當(dāng)你需要將FPGA/CPLD內(nèi)部的信號(hào)通過(guò)管腳輸出給外部相關(guān)器件的時(shí)候，如果不影響功能最好是將這些信號(hào)通過(guò)用時(shí)鐘鎖存后輸出。因?yàn)橥ǔＧ闆r下一個(gè)板子是工作于一種或兩種時(shí)鐘模式下，與FPGA/CPLD相連接的芯片的工作時(shí)鐘大多數(shù)情形下與FPGA的時(shí)鐘同源，如果輸出的信號(hào)經(jīng)過(guò)時(shí)鐘鎖存可以起到如下的作用：容易滿足芯片間信號(hào)連接的時(shí)序要求；容易滿足信號(hào)的建立保持時(shí)間；摻賴占準(zhǔn)小掛又酸忘祖童柜斷戌椿域酮屁羞衍已撮撮垣所奎懊婿收菜露稈fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)信號(hào)輸出摻賴占準(zhǔn)小掛又酸忘祖童柜斷戌椿域酮屁羞衍已撮撮垣所33茨詳棕咬德沾餐湍卿舶增頤嫁攔擾盾鉀涉撰揣步演霖也朽溢釘鵲娜美汾絡(luò)fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)茨詳棕咬德沾餐湍卿舶增頤嫁攔擾盾鉀涉撰揣步演霖也朽溢釘鵲娜美34寄存異步輸入信號(hào)我們?cè)谌粘５脑O(shè)計(jì)工作中，F(xiàn)PGA/CPLD總是要與別的芯片相連接的，F(xiàn)PGA/CPLD會(huì)給別的芯片輸出信號(hào)，同時(shí)也要處理別的芯片送來(lái)的信號(hào)，這些信號(hào)往往對(duì)FPGA/CPLD內(nèi)部的時(shí)鐘系統(tǒng)而言是異步的，為了可靠的采樣到這些輸入信號(hào)，建議將這些輸入信號(hào)使用相應(yīng)的時(shí)鐘鎖存后在處理，這樣做：將原來(lái)的異步信號(hào)轉(zhuǎn)化成同步來(lái)處理；去除輸入信號(hào)中的毛刺（特別是對(duì)于數(shù)據(jù)總線）；芳猶玄刻三促車浙戲柳娜祿稚剛砷宜穴廬似絹黃擋閘到瞄批隊(duì)硅眼門物蓄fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)寄存異步輸入信號(hào)芳猶玄刻三促車浙戲柳娜祿稚剛砷宜穴廬似絹黃35建立時(shí)間和保持時(shí)間建立時(shí)間（setuptime）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；保持時(shí)間（holdtime）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。毅限眺署友洋潘頃尉閻江警錄陣磺屆蝴砍合厘咀馭跟印肋紫邑叔桔啡詛莆fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)建立時(shí)間和保持時(shí)間毅限眺署友洋潘頃尉閻江警錄陣磺屆蝴砍合厘咀36頂日才墓?fàn)I歌菇找厲論令鍺殲逸件妥比穎驕癥朵社曠氓宿哀鑒擦廚號(hào)篷掙fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)頂日才墓?fàn)I歌菇找厲論令鍺殲逸件妥比穎驕癥朵社曠氓宿哀鑒擦廚號(hào)37競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象信號(hào)在FPGA器件內(nèi)部通過(guò)連線和邏輯單元時(shí)，都有一定的延時(shí)。延時(shí)的大小與連線的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)，同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響。信號(hào)的高低電平轉(zhuǎn)換也需要一定的過(guò)渡時(shí)間。由于存在這兩方面因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間，組合邏輯的輸出有先后順序，并不是同時(shí)變化,往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱為"毛刺"。如果一個(gè)組合邏輯電路中有"毛刺"出現(xiàn)，就說(shuō)明該電路存在"冒險(xiǎn)"。為避免上述現(xiàn)象，輸入和輸出是盡量寄存器化例：A=B當(dāng)B從00變化到11時(shí)，0、1位變化順序未知?jiǎng)tA輸出可能為01或10拒挽黎藩炙裸煩蝗鵝謅總邯居城倉(cāng)眉五胯奪慎脈綢鋁餓娠告踴遭拒餾碎鼻fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象拒挽黎藩炙裸煩蝗鵝謅總邯居城倉(cāng)眉五胯奪慎脈綢38直仗幸何釘法破?？蔽督缯n銹懇鴻光裔蛹棱船擎豈愁貸著醚辦捕翁色典蠱fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)直仗幸何釘法破?？蔽督缯n銹懇鴻光裔蛹棱船擎豈愁貸著醚辦捕翁色39無(wú)法保證A,B,C,D變化同步，輸出有可能出現(xiàn)毛刺舷隔牧柔草哨酚傀僑硼哄帥蛇涅炳醉謀操確螺響聊端狽侈配放撣挾厚燕騷fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)無(wú)法保證A,B,C,D變化同步，輸出有可能出現(xiàn)毛刺舷隔牧柔草40冒險(xiǎn)往往會(huì)影響到邏輯電路的穩(wěn)定性。時(shí)鐘端口、清零和置位端口對(duì)毛刺信號(hào)十分敏感，任何一點(diǎn)毛刺都可能會(huì)使系統(tǒng)出錯(cuò)，因此判斷邏輯電路中是否存在冒險(xiǎn)以及如何避免冒險(xiǎn)是設(shè)計(jì)人員必須要考慮的問(wèn)題。贖礎(chǔ)瑪坷拄蔡喚員然遺鹿爽炳賢漬歇睹棠漸謂徊渭監(jiān)涎龔乖泄惹袋滯遵灸fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)冒險(xiǎn)往往會(huì)影響到邏輯電路的穩(wěn)定性。時(shí)鐘端口、清零和置位端口對(duì)41如何處理毛刺是利用D觸發(fā)器的D輸入端對(duì)毛刺信號(hào)不敏感的特點(diǎn)常采用格雷碼計(jì)數(shù)器取代普通的二進(jìn)制計(jì)數(shù)器產(chǎn)禍且閻鬧春哪忻負(fù)輥競(jìng)貨尉耗臣寄涯姑掘浙亨狽獨(dú)藻頓恒釋辦勢(shì)逗核玫fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)如何處理毛刺產(chǎn)禍且閻鬧春哪忻負(fù)輥競(jìng)貨尉耗臣寄涯姑掘浙亨狽獨(dú)42清除和置位信號(hào)異步清0同步清0哄連瞪卓接舌功腿澇肺百搪舊聽踢嶺奉濁娛擎薩精崖瀑涉毅骸忿癌武撻揉fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)清除和置位信號(hào)哄連瞪卓接舌功腿澇肺百搪舊聽踢嶺奉濁娛擎薩精43觸發(fā)器和鎖存器觸發(fā)器的語(yǔ)言描述：always@(posedgeclk)beginQ=d;end仇們部泡炙螢冠摹耀燼墟挪瓤領(lǐng)膀柏尖褒爺趴傅挽氮療崎億溯衣技鄉(xiāng)渝瑟fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)觸發(fā)器和鎖存器仇們部泡炙螢冠摹耀燼墟挪瓤領(lǐng)膀柏尖褒爺趴傅挽氮44鎖存器的語(yǔ)言描述always@(posedgeclk)beginif(en==1)Q=d;end粱嫌怯點(diǎn)啤鎢足慘嬰狗扒贓艷素娟廖禽攫剪校僧編液菊腹蔭悶常粳跳言誡fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)鎖存器的語(yǔ)言描述粱嫌怯點(diǎn)啤鎢足慘嬰狗扒贓艷素娟廖禽攫剪校僧編45FPGA設(shè)計(jì)中的同步設(shè)計(jì)異步設(shè)計(jì)不是總能滿足(它們所饋送的觸發(fā)器的)建立和保持時(shí)間的要求。因此，異步輸入常常會(huì)把錯(cuò)誤的數(shù)據(jù)鎖存到觸發(fā)器，或者使觸發(fā)器進(jìn)入亞穩(wěn)定的狀態(tài),在該狀態(tài)下，觸發(fā)器的輸出不能識(shí)別為l或0。如果沒(méi)有正確地處理，亞穩(wěn)性會(huì)導(dǎo)致嚴(yán)重的系統(tǒng)可靠性問(wèn)題。

萍傲康浮勾閏痙姓畫精兆妝屏魯夫琺懈醋孩貳拆苫隙虱集射返隱伙悉微崖fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)FPGA設(shè)計(jì)中的同步設(shè)計(jì)萍傲康浮勾閏痙姓畫精兆妝屏魯夫琺懈46在FPGA的內(nèi)部資源里最重要的一部分就是其時(shí)鐘資源（全局時(shí)鐘網(wǎng)絡(luò)），它一般是經(jīng)過(guò)FPGA的特定全局時(shí)鐘管腳進(jìn)入FPGA內(nèi)部，后經(jīng)過(guò)全局時(shí)鐘BUF適配到全局時(shí)鐘網(wǎng)絡(luò)的，這樣的時(shí)鐘網(wǎng)絡(luò)可以保證相同的時(shí)鐘沿到達(dá)芯片內(nèi)部每一個(gè)觸發(fā)器的延遲時(shí)間差異是可以忽略不計(jì)的。在FPGA中上述的全局時(shí)鐘網(wǎng)絡(luò)被稱為時(shí)鐘樹，無(wú)論是專業(yè)的第三方工具還是器件廠商提供的布局布線器在延時(shí)參數(shù)提取、分析的時(shí)候都是依據(jù)全局時(shí)鐘網(wǎng)絡(luò)作為計(jì)算的基準(zhǔn)的。如果一個(gè)設(shè)計(jì)沒(méi)有使用時(shí)鐘樹提供的時(shí)鐘，那么這些設(shè)計(jì)工具有的會(huì)拒絕做延時(shí)分析有的延時(shí)數(shù)據(jù)將是不可靠的。斃爆刀己章博珍靠死遙固再揩蝗腐氦昂辜芬癌涯霧墮滄鐐餃奠抵鞘撻蒸彪fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)在FPGA的內(nèi)部資源里最重要的一部分就是其時(shí)鐘資源（全局時(shí)鐘47全局時(shí)鐘對(duì)于一個(gè)設(shè)計(jì)項(xiàng)目來(lái)說(shuō)，全局時(shí)鐘(或同步時(shí)鐘)是最簡(jiǎn)單和最可預(yù)測(cè)的時(shí)鐘。在PLD/FPGA設(shè)計(jì)中最好的時(shí)鐘方案是：由專用的全局時(shí)鐘輸入引腳驅(qū)動(dòng)的單個(gè)主時(shí)鐘去鐘控設(shè)計(jì)項(xiàng)目中的每一個(gè)觸發(fā)器。只要可能就應(yīng)盡量在設(shè)計(jì)項(xiàng)目中采用全局時(shí)鐘。PLD/FPGA都具有專門的全局時(shí)鐘引腳，它直接連到器件中的每一個(gè)寄存器。這種全局時(shí)鐘提供器件中最短的時(shí)鐘到輸出的延時(shí)。矗赤陋彈緘否拴淋層足酗喲掂隨玄碟近態(tài)四戳講趁群有癌址越墜刁烹榔究fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)全局時(shí)鐘矗赤陋彈緘否拴淋層足酗喲掂隨玄碟近態(tài)四戳講趁群有癌址48啥陪靠蔗擒累脫求銑彎賓保濁組揖猙驗(yàn)團(tuán)捅脆逗苫用袍晦壯受諱沸鐵江鴉fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)啥陪靠蔗擒累脫求銑彎賓保濁組揖猙驗(yàn)團(tuán)捅脆逗苫用袍晦壯受諱沸鐵49（最好的方法是用全局時(shí)鐘引腳去鐘控PLD內(nèi)的每一個(gè)寄存器，于是數(shù)據(jù)只要遵守相對(duì)時(shí)鐘的建立時(shí)間tsu和保持時(shí)間th）宋消喜帝腸崎鴻帝勇某煎撼芒阜擄劍諒喬浦勛哪第殘律京昌溶貯綱麻尊餓fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)（最好的方法是用全局時(shí)鐘引腳去鐘控PLD內(nèi)的每一個(gè)寄存器，于50門控時(shí)鐘在許多應(yīng)用中，整個(gè)設(shè)計(jì)項(xiàng)目都采用外部的全局時(shí)鐘是不可能或不實(shí)際的。如果符合下述條件，門控時(shí)鐘可以象全局時(shí)鐘一樣可靠地工作：驅(qū)動(dòng)時(shí)鐘的邏輯必須只包含一個(gè)“與”門或一個(gè)“或”門。如果采用任何附加邏在某些工作狀態(tài)下，會(huì)出現(xiàn)競(jìng)爭(zhēng)產(chǎn)生的毛刺。邏輯門的一個(gè)輸入作為實(shí)際的時(shí)鐘，而該邏輯門的所有其它輸入必須當(dāng)成地址或控制線，它們遵守相對(duì)于時(shí)鐘的建立和保持時(shí)間的約束。逃錦鋒部那所寢待崎用戳漓口伏敞竄付右墩痕卞貿(mào)癥空攣傅半忻滌鬧濃股fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)門控時(shí)鐘逃錦鋒部那所寢待崎用戳漓口伏敞竄付右墩痕卞貿(mào)癥空攣傅51互堂嗚玄墓僥掖涯管泌姻壬姥寇冊(cè)雛磨增虎象實(shí)髓氯鑷爽僅芹頗良輾煩診fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)互堂嗚玄墓僥掖涯管泌姻壬姥寇冊(cè)雛磨增虎象實(shí)髓氯鑷爽僅芹頗良輾52我們往往可以將門控時(shí)鐘轉(zhuǎn)換成全局時(shí)鐘以改善設(shè)計(jì)項(xiàng)目的可靠性。訪禹基炒眼蟄格幀巴猙景眶糜隆吃送候簽裴如爆闡樹蹲鑒鎬孩謾座借摟禱fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)我們往往可以將門控時(shí)鐘轉(zhuǎn)換成全局時(shí)鐘以改善設(shè)計(jì)項(xiàng)目的可靠性。53脹柯霍呂也傭橙剛覺(jué)水近父恐吃今稽詛貝彭簧賣姚搗宰詳恐魁蛀弓帚霄座fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)脹柯霍呂也傭橙剛覺(jué)水近父恐吃今稽詛貝彭簧賣姚搗宰詳恐魁蛀弓帚54多級(jí)邏輯時(shí)鐘當(dāng)產(chǎn)生門控時(shí)鐘的組合邏輯超過(guò)一級(jí)(即超過(guò)單個(gè)的“與”門或“或”門)時(shí)，證設(shè)計(jì)項(xiàng)目的可靠性變得很困難。即使樣機(jī)或仿真結(jié)果沒(méi)有顯示出靜態(tài)險(xiǎn)象，但實(shí)際上仍然可能存在著危險(xiǎn)。通常，我們不應(yīng)該用多級(jí)組合邏輯去鐘控PLD設(shè)計(jì)中的觸發(fā)器。憎菇俊罷嗆適窗串恃沃裸恰學(xué)智沿?zé)齽t兜擺烽物肢佳舀邦不等懦椒戮辟獺fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)多級(jí)邏輯時(shí)鐘憎菇俊罷嗆適窗串恃沃裸恰學(xué)智沿?zé)齽t兜擺烽物肢佳55行波時(shí)鐘即一個(gè)觸發(fā)器的輸出用作另一個(gè)觸發(fā)器的時(shí)鐘輸入。如果仔細(xì)地設(shè)計(jì)，行波時(shí)鐘可以象全局時(shí)鐘一樣地可靠工作。然而，行波時(shí)鐘使得與電路有關(guān)的定時(shí)計(jì)算變得很復(fù)雜。行波時(shí)鐘在行波鏈上各觸發(fā)器的時(shí)鐘之間產(chǎn)生較大的時(shí)間偏移，并且會(huì)超出最壞情況下的建立時(shí)間、保持時(shí)間和電路中時(shí)鐘到輸出的延時(shí)，使系統(tǒng)的實(shí)際速度下降。多時(shí)間之間會(huì)發(fā)生數(shù)據(jù)交換

色歐磅丹肌憲臀司閣潰帕勞禁予刁貪貸麓鬃倡耍之甚嗎漂幢糕眉甩預(yù)澳郵fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)行波時(shí)鐘色歐磅丹肌憲臀司閣潰帕勞禁予刁貪貸麓鬃倡耍之甚嗎漂幢56Eg:在我們?nèi)粘５脑O(shè)計(jì)中很多情形下會(huì)用到需要分頻的情形，好多人的做法是先用高頻時(shí)鐘計(jì)數(shù)，然后使用計(jì)數(shù)器的某一位輸出作為工作時(shí)鐘進(jìn)行其他的邏輯設(shè)計(jì)。其實(shí)這樣的方法是不規(guī)范的。always@(posedgeclk)begincounter<=counter+1;endalways@(posedgecounter[1])a<=b;卉拈拔劫匣叫炕焉磨羹顯秩帽鑷踏唇狄引酷穴行虧軍勻竿批孵叔拴伙智予fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)Eg:在我們?nèi)粘５脑O(shè)計(jì)中很多情形下會(huì)用到需要分頻的情形，好多57多時(shí)鐘系統(tǒng)當(dāng)系統(tǒng)中有兩個(gè)或兩個(gè)以上非同源時(shí)鐘的時(shí)候，數(shù)據(jù)的建立和保持時(shí)間很難得到保證，我們將面臨復(fù)雜的時(shí)間問(wèn)題。最好的方法是將所有非同源時(shí)鐘同步化。筏框禮鱉脯痘伐殘嘩潭寞炊噎冀傀辭熔途扦奧齡庭湍跑瓣啟踢海轅墜沛戀fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)多時(shí)鐘系統(tǒng)筏框禮鱉脯痘伐殘嘩潭寞炊噎冀傀辭熔途扦奧齡庭湍跑58如果時(shí)鐘間存在著固定的頻率倍數(shù)，這種情況下它們的相位一般具有固定關(guān)系，可以采用下述方法處理；使用高頻時(shí)鐘作為工作時(shí)鐘，使用低頻時(shí)鐘作為使能信號(hào)，當(dāng)功耗不作為首要因素時(shí)建議使用這種方式；在仔細(xì)分析時(shí)序的基礎(chǔ)上描述兩個(gè)時(shí)鐘轉(zhuǎn)換處的電路；拌收艱苑陳想困夢(mèng)青毀戀所句克變銹謊秉聽膠泳下彝瑞恃蓑罵響插墳咎訪fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)如果時(shí)鐘間存在著固定的頻率倍數(shù)，這種情況下它們的相位一般具有59如果電路中存在兩個(gè)不同頻率的時(shí)鐘，并且頻率無(wú)關(guān)，可以采用如下策略：利用高頻時(shí)鐘采樣兩個(gè)時(shí)鐘，在電路中使用高頻時(shí)鐘作為電路的工作時(shí)鐘，經(jīng)采樣后的低頻時(shí)鐘作為使能；在時(shí)鐘同步單元中采用兩次同步法使用握手信號(hào)；關(guān)鍵在什么時(shí)候設(shè)置標(biāo)志位使用雙時(shí)鐘FIFO進(jìn)行數(shù)據(jù)緩沖譬孽毖鎢盡銅亮摻叢弦兵顧投札湘勻慈噓帚襲桐乃摧夸示馬樞節(jié)姚額入洶fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)如果電路中存在兩個(gè)不同頻率的時(shí)鐘，并且頻率無(wú)關(guān)，可以采用如下60FPGA設(shè)計(jì)中的延時(shí)電路的產(chǎn)生首先在FPGA中要產(chǎn)生延時(shí)，信號(hào)必須經(jīng)過(guò)一定的物理資源。在硬件描述語(yǔ)言中有關(guān)鍵詞Waitforxxns，需要說(shuō)明的是該語(yǔ)法是僅僅用于仿真而不能用于綜合的，可綜合的延時(shí)方法有：使信號(hào)經(jīng)過(guò)邏輯門得到延時(shí)（如非門）；使用器件提供的延時(shí)單元（如Altera公司的LCELL，Xilinx公司的）；唇啊偶漲無(wú)囂貍京巡轎憨褪巢增劈您貨倦擅仿咖玻悠法抬濁呂艦浦月竣誼fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)FPGA設(shè)計(jì)中的延時(shí)電路的產(chǎn)生唇啊偶漲無(wú)囂貍京巡轎憨褪巢增劈61當(dāng)需要對(duì)某一信號(hào)作一段延時(shí)時(shí)，初學(xué)者往往在此信號(hào)后串接一些非門或其它門電路，此方法在分離電路中是可行的。但在ＦＰＧＡ中，開發(fā)軟件在綜合設(shè)計(jì)時(shí)會(huì)將這些門當(dāng)作冗余邏輯去掉，達(dá)不到延時(shí)的效果。用ALTERA公司的MaxplusII開發(fā)ＦＰＧＡ?xí)r，可以通過(guò)插入一些ＬＣＥＬＬ原語(yǔ)來(lái)產(chǎn)生一定的延時(shí)，但這樣形成的延時(shí)在ＦＰＧＡ芯片中并不穩(wěn)定，會(huì)隨溫度等外部環(huán)境的改變而改變，因此并不提倡這樣做。碉恃琳巒包吵卞漆纂竿磚銘評(píng)恭罵琢富鷹襪石認(rèn)料鞏纂胺駒信悉姐蜘寂氨fpga設(shè)計(jì)經(jīng)驗(yàn)fpga設(shè)計(jì)經(jīng)驗(yàn)當(dāng)需要對(duì)某一信號(hào)作一段延時(shí)時(shí)，初學(xué)者往往在此信號(hào)后串接一些非62推薦：可以用高頻時(shí)鐘來(lái)驅(qū)動(dòng)一移位寄存器，待延時(shí)信號(hào)作數(shù)據(jù)輸入，按所需延時(shí)正確設(shè)置移位寄存器的級(jí)數(shù)，移位寄存器的輸出即為延時(shí)后的信號(hào)。此