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文檔簡介
基于VHDL的數(shù)字邏輯設(shè)計(jì)時(shí)序邏輯部分常用時(shí)序邏輯電路設(shè)計(jì)(1)觸發(fā)器設(shè)計(jì)(D)(2)計(jì)數(shù)器設(shè)計(jì)(分頻器)(3)移位寄存器設(shè)計(jì)(4)狀態(tài)機(jī)設(shè)計(jì):序列檢測器
狀態(tài)機(jī)設(shè)計(jì)
我們可以用輸入信號(hào)X和電路狀態(tài)Q來描述時(shí)序電路的邏輯功能,這時(shí)時(shí)序電路稱為
狀態(tài)機(jī)(StateMachine)。根據(jù)輸出信號(hào)和輸入信號(hào)以及電路狀態(tài)的關(guān)系,狀態(tài)機(jī)可以分為兩種:穆爾(Moore)型和米利(Mealy)型。Y=F[X,Q]
Y=F[Q]
米利(Mealy)型:穆爾(Moore)型:S0S20/01/0S31/0S11/10/00/10/01/0輸出信號(hào)和輸入信號(hào)無關(guān)。輸入信號(hào)影響狀態(tài)的轉(zhuǎn)換。(1)More型狀態(tài)機(jī)
LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYmoreISPORT(Clk,reset:inStd_logic;din:inStd_logic;op:outStd_logic);ENDmore;ARCHITECTUREaOFmoreISTYPESTATE_TYPEIS(s0,s1,s2,s3);SIGNALstate:STATE_TYPE;BEGINPROCESS(clk,reset)BEGIN
If
(reset=‘1’)THEN
state<=s0;
else
IF
(clk’EventANDclk=‘1’)THENCASEstateIS
WHENs0=>IF
(din=‘1’)THENstate<=s1;
elsestate<=s0; ENDIF;
WHENs1=>IF
(din=‘0’)THENstate<=s2;
elsestate<=s1; ENDIF;WHENs2=>IF(din=‘0’)THENstate<=s3;
elsestate<=s2;ENDIF;
WHENs3=>IF
(din=‘1’)THENstate<=s0;
elsestate<=s1; ENDIF;
EndCase;
Endif;
Endif;
Endprocess;
op<=‘1’when(state=s1)else'0';
ENDa;S0S20/01/0S31/1S11/10/00/00/01/1(2)Mealy型狀態(tài)機(jī)
LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYmealyISPORT(Clk,reset:INSTD_LOGIC;--clockdin:INSTD_LOGIC;op:OUTSTD_LOGIC);ENDmealy;ARCHITECTUREaOFmealyISTYPESTATE_TYPEIS(s0,s1,s2,s3);SIGNALstate:STATE_TYPE;BEGIN
PROCESS(clk,reset) BEGIN
If
(reset=‘1’)THEN
state<=s0;
else
If
(clk‘EVENTANDclk=’1‘)then
CASEstateIS
WHENs0=>IFdin=‘1’THENstate<=s1;elsestate<=s0; ENDIF;
WHENs1=> IFdin='0'THENstate<=s2;elsestate<=s1; ENDIF;
WHENs2=> IFdin='0'THENstate<=s3;elsestate<=s2; ENDIF;
WHENs3=> IFdin='1'THENstate<=s0;elsestate<=s1; ENDIF;ENDCASE;Endif;
Endif;ENDPROCESS;op<='1'when(state=s0anddin=’1’)or(state=s1anddin=’1’)or(state=s3anddin=’1’)
else'0';
--輸出不僅與狀態(tài)有關(guān),而且和輸入有關(guān)。ENDa;
序列檢測器檢測序列:110010序列檢測器CLKIDDS0S10/01/00/0S2S3S4S51/01/00/00/01/01/00/01/00/1三、VHDL設(shè)計(jì)規(guī)范1.文件頭和修訂列表文件頭包含以下內(nèi)容:·模塊名·文件名·需要的庫·模塊描述·使用的仿真器——其運(yùn)行平臺(tái)和版本·使用的綜合工具,其運(yùn)行平臺(tái)和版本·作者名字和e-mail修訂列表包含以下內(nèi)容:·修訂版本號(hào)·改動(dòng)的數(shù)據(jù)·修訂者名字和e-mail·改動(dòng)的詳細(xì)描述三、VHDL設(shè)計(jì)規(guī)范-------------------------------------------------------------Title:--Project:-------------------------------------------------------------File:--Author:name<email>--Organization:--Created:--Lastupdate:三、VHDL設(shè)計(jì)規(guī)范--Platform:--Simulators:--Synthesizers:--Targets:--Dependency:三、VHDL設(shè)計(jì)規(guī)范---------------------------------------------------------------------------------Description:---------------------------------------------------------------------------------Copyright(c)notice---------------------------------------------------------------------------------Revisions:--RevisionNumber:--Version:--Date:--Modifier:name<e
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