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IP屬地：安徽 上傳時間：2022-12-10 格式：PPT 頁數(shù)：42 大?。?.95MB 積分：30 舉報 版權(quán)申訴

第二章大規(guī)?？删幊踢壿嬈骷?/p>

PLD簡介

可編程邏輯器件的分類

CPLDFPGACPLD/FPGA的配置

CPLD/FPGA總結(jié)2.1

PLD簡介基本PLD器件的原理結(jié)構(gòu)圖可編程邏輯器件的發(fā)展歷程70年代80年代90年代PROM和PLA器件改進(jìn)的PLA器件GAL器件FPGA器件EPLD器件CPLD器件內(nèi)嵌復(fù)雜功能模塊的SoPC

PLD的生產(chǎn)廠家眾多，產(chǎn)品名稱各異，分類方法多樣。常見的PLD產(chǎn)品：PROM、EPROM、EEPROM、PLA、FPLA、PAL、GAL、CPLD、EPLD、EEPLD、HDPLD、FPGA、pLSI、

ispLSI、ispGAL、ispGDS等。2.2、可編程邏輯器件的分類低密度PLD：高密度PLD（HDPLD）：超過500門PLD低密度的PLD，如PLA、PROM、PAL、GAL高密度的PLD（HDPLD）1、根據(jù)器件密度分為：

FPGA（FieldProgrammableGatesArray）

CPLD（ComplexProgrammableLogicDevice）

FPGA：內(nèi)部互連結(jié)構(gòu)由多種長度不同的連線資源組成，每次布線的延遲可不同，屬統(tǒng)計型結(jié)構(gòu)。邏輯單元主體為由靜態(tài)存儲器（SRAM）構(gòu)成的函數(shù)發(fā)生器，即查找表。通過查找表可實現(xiàn)邏輯函數(shù)功能。采用SRAM工藝。2、根據(jù)器件互連結(jié)構(gòu)、邏輯單元結(jié)構(gòu)分為：

CPLD：內(nèi)部互連結(jié)構(gòu)由固定長度的連線資源組成，布線的延遲確定，屬確定型結(jié)構(gòu)。邏輯單元主要由“與或陣列”構(gòu)成。該結(jié)構(gòu)來自于典型的PAL、GAL器件的結(jié)構(gòu)。采用EEPROM工藝。

任意一個組合邏輯都可以用“與—或”表達(dá)式來描述，所以該“與—或陣列”結(jié)構(gòu)能實現(xiàn)大量的組合邏輯功能。一次性編程：PROM、PAL重復(fù)可編程：紫外線擦除：數(shù)十次；

E2CMOS工藝：上千次；

SRAM結(jié)構(gòu)：上萬次3、從可編程特性分為:4、從編程元件分為:熔絲型開關(guān)；可編程低阻電路元件；EPROM；EEPROM；SRAM；2.3CPLD結(jié)構(gòu)與工作原理(1)邏輯陣列塊(LAB)-MAX7128S的結(jié)構(gòu)2.3CPLD結(jié)構(gòu)與工作原理

MAX7000系列的單個宏單元結(jié)構(gòu)PRNCLRNENA邏輯陣列全局清零共享邏輯擴(kuò)展項清零時鐘清零選擇寄存器旁路并行擴(kuò)展項通往I/O模塊通往PIA乘積項選擇矩陣來自I/O引腳全局時鐘QDEN來自PIA的36個信號快速輸入選擇2(2)宏單元2.3CPLD結(jié)構(gòu)與工作原理(3)擴(kuò)展乘積項共享擴(kuò)展乘積項結(jié)構(gòu)2.3CPLD結(jié)構(gòu)與工作原理(4)可編程連線陣列(PIA)(5)不同的LAB通過在可編程連線陣列(PIA)上布線，以相互連接構(gòu)成所需的邏輯。PIA信號布線到LAB的方式(6)I/O控制塊EPM7128S器件的I/O控制塊2.4FPGA結(jié)構(gòu)與工作原理2.4.1查找表FPGA查找表單元內(nèi)部結(jié)構(gòu)FPGA查找表單元：一個N輸入查找表(LUT，LookUpTable)可以實現(xiàn)N個輸入變量的任何邏輯功能，如

N輸入“與”、

N輸入“異或”等。輸入多于N個的函數(shù)、方程必須分開用幾個查找表（LUT）實現(xiàn)輸出查黑找盒表子輸入1輸入2輸入3輸入4基于查找表的結(jié)構(gòu)模塊

2.4.2FLEX10K系列器件FLEX10K內(nèi)部結(jié)構(gòu)...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCEABEAB嵌入式陣列塊快速通道互連邏輯陣列塊(LAB)邏輯單元(1)邏輯單元LELE(LC)結(jié)構(gòu)圖數(shù)據(jù)1Lab控制3LE輸出進(jìn)位鏈級聯(lián)鏈查找表

(LUT)清零和預(yù)置邏輯時鐘選擇進(jìn)位輸入級聯(lián)輸入進(jìn)位輸出級聯(lián)輸出Lab控制1CLRNDQ數(shù)據(jù)2數(shù)據(jù)3數(shù)據(jù)4Lab控制2Lab控制4(2)邏輯陣列LAB是由一系列的相鄰LE構(gòu)成的FLEX10KLAB的結(jié)構(gòu)圖(3)快速通道(FastTrack)由一系列連續(xù)的水平和垂直布線通路貫穿整個器件(4)I/O單元與專用輸入端口I/O單元結(jié)構(gòu)圖(5)嵌入式陣列塊EAB是在輸入、輸出口上帶有寄存器的RAM塊，是由一系列的嵌入式RAM單元構(gòu)成。用EAB構(gòu)成不同結(jié)構(gòu)的RAM和ROM輸出時鐘DRAM/ROM256x8512x41024x22048x1DDD寫脈沖電路輸出寬度8,4,2,1

數(shù)據(jù)寬度8,4,2,1地址寬度8,9,10,11寫使能輸入時鐘EAB的大小靈活可變通過組合EAB可以構(gòu)成更大的模塊不需要額外的邏輯單元，不引入延遲，EAB可配置為深度達(dá)2048的存儲器EAB的字長是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8EAB可以用來實現(xiàn)乘法器

VS非流水線結(jié)構(gòu),使用35個LE,速度為34MHz

流水線結(jié)構(gòu)速度為100MHz,EAB8890MHz用EAB實現(xiàn)的流水線乘法器操作速度可達(dá)90MHz!實例:4x4乘法器+(6LE)+(6LE)+(7LE)8LELELELELELELELELELELELELELELELEFPGA/CPLD多電壓兼容系統(tǒng)內(nèi)核電壓3.3V、2.5V或1.8V接受2.5V、3.3V或者5.0V輸入輸出電位標(biāo)準(zhǔn)Vccio2.5CPLD和FPGA的編程和配置10芯下載口接口各引腳信號名稱此接口既可作編程下載口，也可作JTAG接口ALTERA的ByteBlaster（MV）下載接口FPGA/CPLD配置方式CPLDISP－－InSystemProgrammabilityFPGA的配置方式：使用配置器件:使用EPC2，EPC1等配置器件進(jìn)行管理被動串行模式（PS）:利用串行同步微控制器接口進(jìn)行配置被動并行同步模式（PPS）:利用并行同步微控制器接口進(jìn)行配置被動并行異步模式（PPA）:利用并行異步微控制器接口進(jìn)行配置被動串行異步模式（PSA）:利用串行異步微控制器接口進(jìn)行配置JTAG方式：利用IEEE.1149.1(JTAG)腳進(jìn)行配置2.6.1FPGA/CPLD的ISP方式編程

單個CPLD編程下載連接圖TCK、TDO、TMS、TDI為CPLD的JTAG口對CPLD編程多CPLD芯片ISP編程連接方式ISP功能提高設(shè)計和應(yīng)用的靈活性減少對器件的觸摸和損傷不計較器件的封裝形式允許一般的存儲樣機(jī)制造方便支持生產(chǎn)和測試流程中的修改允許現(xiàn)場硬件升級迅速方便地提升功能未編程前先焊接安裝系統(tǒng)內(nèi)編程--ISP在系統(tǒng)現(xiàn)場重編程修改FPGA的配置電路原理圖OTP配置器件：EPC1441、EPC1、EPC2等

FPGA配置器件用專用配置器件配置FPGADCLK

nCSnINIT_CONFOEDATA

PC機(jī)FPGAEPC2配置芯片配置電路和JTAG編程端口DCLKCONF_DONEnCONFIGnSTATUSDATA0TCKTMSTDOTDITCKTMSTDOTDI配置

編程利用FLASH結(jié)構(gòu)的EPC2為FPGA作配置使用單片機(jī)配置FPGA（PPS）MCU用PPS模式配置FPGA電路MCU用PPS模式配置多個FPGA電路用89C52進(jìn)行配置實驗單片機(jī)和EPROM配置FPGA電路設(shè)計

根據(jù)前面的敘述設(shè)計一個可對EPF10K20配置的電路，其中的配置文件存儲器可以用EPROM(如27C512)擔(dān)任，配置控制器用EPM7128S或89C51來擔(dān)任，要求EPROM能放置4個配置文件，由CPLD或單片機(jī)通過控制EPROM地址線的方式，根據(jù)接受命令的方式對FPGA配置不同的配置文件。注：本實驗可作為一個畢業(yè)設(shè)計項目。2.6CPLD與FPGA總結(jié)CPLDFPGA內(nèi)部結(jié)構(gòu)Product－termLook－upTable程序存儲內(nèi)部EEPROMSRAM，外掛EEPROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場合完成控制邏輯能完成比較復(fù)雜的算法速度慢快其他資源－EAB，鎖相環(huán)保密性可加密一般不能保密1、FPGA采用SRAM進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此，需在FPGA外加EPROM，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動將數(shù)據(jù)引入SRAM中。CPLD器件一般采用EEPROM存儲技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)不會丟失，適于數(shù)據(jù)的保密。CPLD與FPGA的區(qū)別2、FPGA器件含有豐富的觸發(fā)器資源，易于實現(xiàn)時序邏輯，如果要求實現(xiàn)較復(fù)雜的組合電路則需要幾個CLB結(jié)合起來實現(xiàn)。CPLD的與或陣列結(jié)構(gòu)，使其適于實現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對較少。3、FPGA為細(xì)粒度結(jié)構(gòu)，CPLD為粗粒度結(jié)構(gòu)。FPGA內(nèi)部有豐富連線資源，CLB分塊較小，芯片的利用率較高。CPLD的宏單元的與或陣列較大，通常不能完全被應(yīng)用，且宏單元之間主要通過高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布線，因此CPLD利用率較FPGA器件低。CPLD與FPGA的區(qū)別4、FPGA為非連續(xù)式布線，CPLD為連續(xù)式布線。FPGA器件