計(jì)算機(jī)組成原理復(fù)習(xí)題

計(jì)算機(jī)組成原理復(fù)習(xí)題選擇題3

以下有關(guān)運(yùn)算器的描述，（

C）是正確的。A

只做加法運(yùn)算

B

只做算術(shù)運(yùn)算C

算術(shù)運(yùn)算與邏輯運(yùn)算

D

只做邏輯運(yùn)算4

EEPROM是指（

D）。

A

讀寫存儲(chǔ)器

B

只讀存儲(chǔ)器

C

閃速存儲(chǔ)器

D

電擦除可編程只讀存儲(chǔ)器5

常用的虛擬存儲(chǔ)系統(tǒng)由（

B）兩級(jí)存儲(chǔ)器組成，其中輔存是大容量的磁表面存儲(chǔ)器。A

cache-主存

B

主存-輔存

C

cache-輔存

D

通用寄存器7

當(dāng)前的CPU由（

B）組成。A

控制器

B

控制器、運(yùn)算器、cacheC

運(yùn)算器、主存

D

控制器、ALU、主存8

流水CPU是由一系列叫做“段”的處理部件組成。和具備m個(gè)并行部件的CPU相比，一個(gè)m段流水CPU的吞吐能力是（

C）。A

具備同等水平

B

不具備同等水平C

小于前者

D

大于前者9

在集中式總線仲裁中，（

A）方式響應(yīng)時(shí)間最快。

A

獨(dú)立請求

B

計(jì)數(shù)器定時(shí)查詢

C

菊花鏈

10

CPU中跟蹤指令后繼地址的寄存器是（

C）。

A

地址寄存器

B

指令計(jì)數(shù)器

C

程序計(jì)數(shù)器

D

指令寄存器11

從信息流的傳輸速度來看，（

A）系統(tǒng)工作效率最低。

A

單總線

B

雙總線

C

三總線

D

多總線單級(jí)中斷系統(tǒng)中，CPU一旦響應(yīng)中斷，立即關(guān)閉（

A）標(biāo)志，以防止本次中斷服務(wù)結(jié)束前同級(jí)的其他中斷源產(chǎn)生另一次中斷進(jìn)行干擾。A

中斷允許

B

中斷請求

C

中斷屏蔽

D

DMA請求14

下面操作中應(yīng)該由特權(quán)指令完成的是（B

）。A

設(shè)置定時(shí)器的初值

B

從用戶模式切換到管理員模式C

開定時(shí)器中斷

D

關(guān)中1

馮·諾依曼機(jī)工作的基本方式的特點(diǎn)是（B

）。A

多指令流單數(shù)據(jù)流B

按地址訪問并順序執(zhí)行指令C

堆棧操作D

存貯器按內(nèi)容選擇地址2某計(jì)算機(jī)字長32位，其存儲(chǔ)容量為256MB，若按單字編址，它的尋址范圍是（

D）。A

0—64MB

B

0—32MB

C

0—32M

D

0—64M3主存貯器和CPU之間增加cache的目的是（

A）。A

解決CPU和主存之間的速度匹配問題B

擴(kuò)大主存貯器容量C

擴(kuò)大CPU中通用寄存器的數(shù)量D

既擴(kuò)大主存貯器容量，又?jǐn)U大CPU中通用寄存器的數(shù)量4單地址指令中為了完成兩個(gè)數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個(gè)操作數(shù)外，另一個(gè)常需采用（C

）。A

堆棧尋址方式

B

立即尋址方式C

隱含尋址方式

D

間接尋址方式5

為了便于實(shí)現(xiàn)多級(jí)中斷，保存現(xiàn)場信息最有效的辦法是采用（

B）。A

通用寄存器

B

堆棧

C

存儲(chǔ)器

D

外存6

特權(quán)指令是由（

C）執(zhí)行的機(jī)器指令。

A

中斷程序

B

用戶程序

C

操作系統(tǒng)核心程序

D

I/O程序7虛擬存儲(chǔ)技術(shù)主要解決存儲(chǔ)器的（

B）問題。A

速度

B

擴(kuò)大存儲(chǔ)容量

C

成本

D

前三者兼13

引入多道程序的目的在于（

A）。A

充分利用CPU，減少等待CPU時(shí)間B

提高實(shí)時(shí)響應(yīng)速度C

有利于代碼共享，減少主輔存信息交換量D

充分利用存儲(chǔ)器2

某DRAM芯片，其存儲(chǔ)容量為512×8位，該芯片的地址線和數(shù)據(jù)線的數(shù)目是（

D）。A

8，512

B

512，8

C

18，8

D

19，83

在下面描述的匯編語言基本概念中，不正確的表述是（

D）。A

對程序員的訓(xùn)練要求來說，需要硬件知識(shí)

B

匯編語言對機(jī)器的依賴性高C

用匯編語言編寫程序的難度比高級(jí)語言小D匯編語言編寫的程序執(zhí)行速度比高級(jí)語言慢4

交叉存儲(chǔ)器實(shí)質(zhì)上是一種多模塊存儲(chǔ)器，它用（

B）方式執(zhí)行多個(gè)獨(dú)立的讀寫操作。A

流水

B

資源重復(fù)

C

順序

D

資源共享5

寄存器間接尋址方式中，操作數(shù)在（

B）。

A

通用寄存器

B

主存單元

C

程序計(jì)數(shù)器

D

堆棧6

機(jī)器指令與微指令之間的關(guān)系是（

A）。A

用若干條微指令實(shí)現(xiàn)一條機(jī)器指令

B

用若干條機(jī)器指令實(shí)現(xiàn)一條微指令C

用一條微指令實(shí)現(xiàn)一條機(jī)器指令D

用一條機(jī)器指令實(shí)現(xiàn)一條微指令8

在集中式總線仲裁中，（

A）方式對電路故障最敏感。A

菊花鏈

B

獨(dú)立請求

C

計(jì)數(shù)器定時(shí)查詢12

中斷處理過程中，（

B）項(xiàng)是由硬件完成。A

關(guān)中斷

B

開中斷

C

保存CPU現(xiàn)場

D

恢復(fù)CPU現(xiàn)場1

運(yùn)算器的核心功能部件是（

A）。

A

數(shù)據(jù)總線

B

ALU

C

狀態(tài)條件寄存器

D

通用寄存器某SRAM芯片，其容量為1M×8位，除電源和接地端外，控制端有E和R/W#，該芯片的管腳引出線數(shù)目是（

B）。A

20

B

28

C

30

D

324

雙端口存儲(chǔ)器所以能進(jìn)行高速讀/寫操作，是因?yàn)椴捎茫?/p>

D）。A

高速芯片

B

新型器件C

流水技術(shù)

D

兩套相互獨(dú)立的讀寫電路6

為確定下一條微指令的地址，通常采用斷定方式，其基本思想是（

C）。

A

用程序計(jì)數(shù)器PC來產(chǎn)生后繼微指令地址

B

用微程序計(jì)數(shù)器μPC來產(chǎn)生后繼微指令地址

C

通過微指令順序控制字段由設(shè)計(jì)者指定或由設(shè)計(jì)者指定的判別字段控制產(chǎn)生后繼微指令地址D

通過指令中指定一個(gè)專門字段來控制產(chǎn)生后繼微指令地址7

微程序控制器中，機(jī)器指令與微指令的關(guān)系是（

B）。

A

每一條機(jī)器指令由一條微指令來執(zhí)行

B

每一條機(jī)器指令由一段用微指令編成的微程序來解釋執(zhí)行

C

一段機(jī)器指令組成的程序可由一條微指令來執(zhí)行D

一條微指令由若干條機(jī)器指令組成8

CPU中跟蹤指令后繼地址的寄存器是（

B）。A

地址寄存器

B

程序計(jì)數(shù)器

C

指令寄存器

D

通用寄存器9

某寄存器中的數(shù)值為指令碼，只有CPU的（

A）才能識(shí)別它。

A

指令譯碼器

B

判斷程序

C

微指令

D

時(shí)序信號(hào)10

為實(shí)現(xiàn)多級(jí)中斷，保存現(xiàn)場信息最有效的方法是采用（

B）。A

通用寄存器

B

堆棧

C

主存

D

外存11

采用DMA方式傳送數(shù)據(jù)時(shí)，每傳送一個(gè)數(shù)據(jù)，就要占用一個(gè)（

C）的時(shí)間。A

指令周期

B

機(jī)器周期

C

存儲(chǔ)周期

D

總線周期1

某機(jī)字長64位，1位符號(hào)位，63位表示尾數(shù)，若用定點(diǎn)整數(shù)表示，則最大正整數(shù)位（

B）。A

+(263-1)

B

+(264-1)

C

-(263-1)

D

-(264-1)7

指令周期是指（C）。A

CPU從主存取出一條指令的時(shí)間B

CPU執(zhí)行一條指令的時(shí)間C

CPU從主存取出一條指令加上執(zhí)行一條指令的時(shí)間D

時(shí)鐘周期時(shí)間10

發(fā)生中斷請求的條件是（

A）。A

一條指令執(zhí)行結(jié)束B

一次I/O操作結(jié)束C

機(jī)器內(nèi)部發(fā)生故障D

一次DMA操作結(jié)束11

中斷向量地址是（

B）。A

子程序入口地址B

中斷服務(wù)程序入口地址C

中斷服務(wù)程序入口地址指示器D

例行程序入口地址13

直接映射cache的主要優(yōu)點(diǎn)是實(shí)現(xiàn)簡單。這種方式的主要缺點(diǎn)是（

B）。A

它比其他cache映射方式價(jià)格更貴

B

如果使用中的2個(gè)或多個(gè)塊映射到cache同一行，命中率則下降C

它的存取時(shí)間大于其它c(diǎn)ache映射方式D

cache中的塊數(shù)隨著主存容量增大而線性增加7

當(dāng)前的CPU由（

B）組成。A

控制器

B

控制器、運(yùn)算器、cacheC

運(yùn)算器、主存D

控制器、ALU、主存12

單級(jí)中斷系統(tǒng)中，CPU一旦響應(yīng)中斷，立即關(guān)閉（

A）標(biāo)志，以防止本次中斷服務(wù)結(jié)束前同級(jí)的其他中斷源產(chǎn)生另一次中斷進(jìn)行干擾。

A

中斷允許

B

中斷請求

C

中斷屏蔽

D

DMA請求填空題3

雙端口存儲(chǔ)器和多模塊交叉存儲(chǔ)器屬于并行存儲(chǔ)器結(jié)構(gòu)，其中前者采用（空間

）并行技術(shù)，后者采用（

時(shí)間）并行技術(shù)。CPU從內(nèi)存取出一條指令并執(zhí)行該指令的時(shí)間稱為（

指令周期），它常用若干個(gè)（

機(jī)器周期）來表示。在計(jì)算機(jī)術(shù)語中，將ALU控制器和（

運(yùn)算器）存儲(chǔ)器合在一起稱為（主機(jī)

）。反映主存速度指標(biāo)的三個(gè)術(shù)語是存取時(shí)間、（

存取容量）和（存取寬帶

）。5

形成指令地址的方法稱為指令尋址，通常是（

順序）尋址，遇到轉(zhuǎn)移指令時(shí)（

跳躍）尋址。CPU從（主存中）取出一條指令并執(zhí)行這條指令的時(shí)間和稱為（

指令周期）。RISC指令系統(tǒng)的最大特點(diǎn)是：只有（

運(yùn)算）指令和（

存?。┲噶钤L問存儲(chǔ)器，其余指令的操作均在寄存器之間進(jìn)行。5

一個(gè)組相聯(lián)映射的Cache，有128塊，每組4塊，主存共有16384塊，每塊64個(gè)字，則主存地址共（

20）位，其中主存字塊標(biāo)記應(yīng)為（

8）位，組地址應(yīng)為（

6）位，Cache地址共（

7）位。6

CPU從主存取出一條指令并執(zhí)行該指令的時(shí)間叫（指令周期），它通常包含若干個(gè)（機(jī)器周期），而后者又包含若干個(gè)（脈沖

）。7

某中斷系統(tǒng)中，每抽取一個(gè)輸入數(shù)據(jù)就要中斷CPU一次，中斷處理程序接收取樣的數(shù)據(jù)，并將其保存到主存緩沖區(qū)內(nèi)。該中斷處理需要X秒。另一方面，緩沖區(qū)內(nèi)每存儲(chǔ)N個(gè)數(shù)據(jù)，主程序就將其取出進(jìn)行處理，這種處理需要Y秒，因此該系統(tǒng)可以跟蹤到每秒（

）次中斷請求。在計(jì)算機(jī)系統(tǒng)中，多個(gè)系統(tǒng)部件之間信息傳送的公共通路稱為（

總線）。就其所傳送信息的性質(zhì)而言，在公共通路上傳送的信息包括（數(shù)據(jù)信息

）、（

地址作息）、（

控制作息）。1

計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)從下至上可分為五級(jí)，即微程序設(shè)計(jì)級(jí)（或邏輯電路級(jí)）、一般機(jī)器級(jí)、操作系統(tǒng)級(jí)、（匯編語言）級(jí)、（高級(jí)語言）級(jí)。4

對存儲(chǔ)器的要求是容量大、速度快、成本低，為了解決這三方面的矛盾，計(jì)算機(jī)采用多級(jí)存儲(chǔ)體系結(jié)構(gòu)，即（

高速緩沖存儲(chǔ)器）、（主存儲(chǔ)器）、（外存儲(chǔ)器）。6

一個(gè)較完善的指令系統(tǒng)，應(yīng)當(dāng)有（數(shù)據(jù)處理）、（數(shù)據(jù)存儲(chǔ)

）、（

數(shù)據(jù)傳送）、（程序控件

）四大類指令。8

CPU中保存當(dāng)前正在執(zhí)行的指令的寄存器是（

IR），指示下一條指令地址的寄存器是（

PC），保存算術(shù)邏輯運(yùn)算結(jié)果的寄存器是（

數(shù)據(jù)寄存器）和（

標(biāo)識(shí)寄存器）。5

cache和主存構(gòu)成了（

高速緩沖），全由（

硬件）來實(shí)現(xiàn)。三題、簡答題5

用2M×8位的SRAM芯片，設(shè)計(jì)8M×32位的SRAM存儲(chǔ)器。7

圖2所示為雙總線結(jié)構(gòu)機(jī)器的數(shù)據(jù)通路，IR為指令寄存器，PC為程序計(jì)數(shù)器（具有自增功能），M為主存（受R/W#信號(hào)控制），AR為地址寄存器，DR為數(shù)據(jù)緩沖寄存器，ALU由加、減控制信號(hào)決定完成何種操作，控制信號(hào)G控制的是一個(gè)門電路。另外，線上標(biāo)注有小圈表示有控制信號(hào)，例中yi表示y寄存器的輸入控制信號(hào)，R1o為寄存器R1的輸出控制信號(hào)，未標(biāo)字符的線為直通線，不受控制。①

“ADDR2,R0”指令完成(R0)+(R2)→R0的功能操作，畫出其指令周期流程圖，假設(shè)該指令的地址已放入PC中。并在流程圖每一個(gè)CPU周期右邊列出相應(yīng)的微操作控制信號(hào)序列。若將（取指周期）縮短為一個(gè)CPU周期，請先畫出修改數(shù)據(jù)通路，然后畫出指令周期流程圖。6

某機(jī)的指令格式如下所示

X為尋址特征位：X=00：直接尋址；X=01：用變址寄存器RX1尋址；X=10：用變址寄存器RX2尋址；X=11：相對尋址

設(shè)(PC)=1234H,(RX1)=0037H,(RX2)=1122H（H代表十六進(jìn)制數(shù)），請確定下列指令中的有效地址：

①4420H

②2244H

③1322H

④3521H6

一種二進(jìn)制RS型32位的指令結(jié)構(gòu)如下：

其中OP為操作碼字段，X為尋址模式字段，D為偏移量字段，其尋址模式定義為有效地址E算法及說明列表如下：

請寫出6種尋址方式的名稱。7設(shè)計(jì)題（15分）

CPU的數(shù)據(jù)通路如圖1所示。運(yùn)算器中R0～R3為通用寄存器，DR為數(shù)據(jù)緩沖寄存器，PSW為狀態(tài)字寄存器。D-cache為數(shù)據(jù)存儲(chǔ)器，I-cache為指令存儲(chǔ)器，PC為程序計(jì)數(shù)器（具有加1功能），IR為指令寄存器。單線箭頭信號(hào)均為微操作控制信號(hào)（電位或脈沖），如LR0表示讀出R0寄存器，SR0表示寫入R0寄存器。

機(jī)器指令“LDA(R3),R0”實(shí)現(xiàn)的功能是：以（R3）的內(nèi)容為數(shù)存單元地址，讀出數(shù)存該單元中數(shù)據(jù)至通用寄存器R0中。請畫出該取數(shù)指令周期流程圖，并在CPU周期框外寫出所需的微操作控制信號(hào)。（一個(gè)CPU周期有T1～T4四個(gè)時(shí)鐘信號(hào)，寄存器打入信號(hào)必須注明時(shí)鐘序號(hào)）某機(jī)器單字長指令為32位，共有40條指令，通用寄存器有128個(gè)，主存最大尋址空間為64M。尋址方式有立即尋址、直接尋址、寄存器尋址、寄存器間接尋址、基值尋址、相對尋址六種。請?jiān)O(shè)計(jì)指令格