時(shí)鐘穩(wěn)定電路設(shè)計(jì)范文

第頁(yè)時(shí)鐘穩(wěn)定電路設(shè)計(jì)范文

近年來(lái)，為了滿足高速率工作的需求，許多系統(tǒng)采用雙倍數(shù)據(jù)率技術(shù)，如ＤＤＲＳＤＲＡＭ和雙采樣ＡＤＣ等［１］。在這些系統(tǒng)中，時(shí)鐘信號(hào)的上升沿和下降沿都會(huì)被用來(lái)采樣數(shù)據(jù)，因此，內(nèi)部時(shí)鐘信號(hào)的占空比就必須穩(wěn)定在５０％，并且要求時(shí)鐘抖動(dòng)要很小。然而，外部輸入的時(shí)鐘很難保證占空比為５０％，且時(shí)鐘在系統(tǒng)內(nèi)部傳輸時(shí)，器件的不匹配、工藝偏差和溫度的變化等因素也會(huì)引起時(shí)鐘占空比的變化。許多方法可以為電路內(nèi)部提供穩(wěn)定的、占空比為５０％的時(shí)鐘信號(hào)?；谘舆t鎖相環(huán)技術(shù)［和連續(xù)時(shí)間積分器技術(shù)的時(shí)鐘穩(wěn)定電路，由于其鑒相器都是采用門(mén)電路實(shí)現(xiàn)，極大地限制了電路工作的速度。傳統(tǒng)的基于差分脈寬控制環(huán)路技術(shù)［４－５］的時(shí)鐘穩(wěn)定電路防止了使用鑒相器帶來(lái)的速度限制，但由于電荷泵充放電回路的不匹配以及基準(zhǔn)電壓的不穩(wěn)定，帶來(lái)了額外的時(shí)鐘抖動(dòng)。本文提出了一種新型的基于全差分連續(xù)時(shí)間積分器的時(shí)鐘穩(wěn)定電路，防止了使用門(mén)電路鑒相器帶來(lái)的速度限制和電荷泵充放電電流不匹配引起的時(shí)鐘抖動(dòng)的增加，電路構(gòu)造簡(jiǎn)單、輸出時(shí)鐘抖動(dòng)低。

２電路構(gòu)造及分析

本文設(shè)計(jì)的時(shí)鐘穩(wěn)定電路由占空比檢測(cè)電路、占空比糾正電路、延遲級(jí)和輸出時(shí)鐘緩沖器組成。占空比檢測(cè)電路將經(jīng)過(guò)延遲級(jí)后的差分時(shí)鐘信號(hào)占空比量化為Ｖｃｔｒｌ＋和Ｖｃｔｒｌ－兩個(gè)電壓信號(hào)，電壓信號(hào)通過(guò)跨導(dǎo)放大器后產(chǎn)生Ｉｏｐ和Ｉｏｍ兩個(gè)電流信號(hào)，電流信號(hào)控制經(jīng)過(guò)時(shí)鐘輸入緩沖級(jí)后的時(shí)鐘信號(hào)的`共模電平，從而到達(dá)調(diào)整輸出時(shí)鐘占空比的目的。

２.１占空比檢測(cè)

電路占空比檢測(cè)電路是一個(gè)全差分連續(xù)時(shí)間積分器。其中，Ｒ和Ｃ分別是積分電阻和積分電容；ＣＬ為負(fù)載電容；ＯＴＡ是一個(gè)共源共柵作輸出級(jí)的兩級(jí)運(yùn)算放大器。左上虛框中為兩級(jí)運(yùn)算放大器的偏置電路，通過(guò)偏置電流源產(chǎn)生運(yùn)算放大器需要的偏置電流。在兩級(jí)運(yùn)算放大器中，第１級(jí)由于采用了二極管方式連接的ＰＭＯＳ管ＭＰ１和ＭＰ２，導(dǎo)致增益較低，輸出信號(hào)差分作用到共源共柵輸出級(jí)，增益主要在輸出級(jí)獲得，輸入級(jí)增益為［６］：Ａｖ１＝ｇｍＮ１／ｇｍＰ１（１）第２級(jí)的增益為：Ａｖ２＝ｇｍＰ４［（ｇｍＰ６ｒｄｓＰ６ｒｄｓＰ４）‖（ｇｍＮ４ｒｄｓＮ４ｒｄｓＮ６）］（２）該運(yùn)算放大器的主極點(diǎn)由輸出級(jí)決定，因此具有很好的穩(wěn)定性和較高的單位增益帶寬。圖３右下虛框中為兩級(jí)運(yùn)算放大器的共模反應(yīng)電路，其工作原理為：當(dāng)輸出電壓共模電平升高時(shí)，ＭＰ７，ＭＰ８管的柵壓升高，流過(guò)ＭＰ７，ＭＰ８管的電流減??；由于流過(guò)ＭＰ９，ＭＰ１０管的電流恒定，則流過(guò)ＭＰ１１，ＭＰ１２管的電流增大；通過(guò)電流鏡的作用，流過(guò)ＭＮ９，ＭＮ１０管的電流也增大，從而使運(yùn)算放大器的輸出共模電平減小。反之，當(dāng)輸出電壓共模電平降低時(shí)，通過(guò)共模反應(yīng)電路的調(diào)整，會(huì)使輸出共模電平升高。假設(shè)連續(xù)時(shí)間積分器中的ＯＴＡ為理想運(yùn)算放大器，當(dāng)運(yùn)放建立后，積分器輸出電壓為：Ｖｃｔｒｌ＝Ｖｃｔｒｌ＋－Ｖｃｔｒｌ－＝－１ＲＣ∫Ｔ０（Ｖ＋ｏ－Ｖ－ｏ）ｄｔ（３）當(dāng)輸出時(shí)鐘占空比大于５０％時(shí)，在一個(gè)時(shí)鐘周期Ｔ內(nèi)，Ｖｏ＋高電平時(shí)間大于Ｖｏ－，Ｖｃｔｒｌ減?。划?dāng)輸出時(shí)鐘占空比小于５０％時(shí)，在一個(gè)時(shí)鐘周期Ｔ內(nèi)，Ｖｏ＋高電平時(shí)間小于Ｖｏ－，Ｖｃｔｒｌ增大；當(dāng)輸出時(shí)鐘占空比等于５０％時(shí)，在一個(gè)時(shí)鐘周期Ｔ內(nèi)，Ｖｏ＋高電平時(shí)間等于Ｖｏ－，Ｖｃｔｒｌ不再發(fā)生變化，電路到達(dá)穩(wěn)定狀態(tài)。

２.２占空比調(diào)整

電路占空比調(diào)整電路由跨導(dǎo)放大器和輸入時(shí)鐘緩沖器組成，跨導(dǎo)放大器電路如圖４所示，輸入時(shí)鐘緩沖器電路如圖５所示。差分控制電壓信號(hào)Ｖｃｔｒｌ＋和Ｖｃｔｒｌ－通過(guò)ＭＯＳ管ＭＮ８，ＭＮ９產(chǎn)生差分電流，電流被ＭＰ６，ＭＰ７管復(fù)制后流過(guò)ＭＮ４，ＭＮ５管，然后經(jīng)電流鏡鏡像后產(chǎn)生流過(guò)ＭＮ６，ＭＮ７管的差分電流，這些差分電流用于調(diào)整輸入時(shí)鐘緩沖器的輸出信號(hào)ＶＯＭ和ＶＯＰ的直流電平，從而調(diào)整延遲級(jí)電路輸入時(shí)鐘信號(hào)的共模電平。ＭＰ０，ＭＰ１和ＭＮ０管為電路提供偏置電流，ＭＰ４，ＭＰ５，ＭＮ３管以及電阻Ｒ１，Ｒ２構(gòu)成的差分電路為輸入差分對(duì)提供負(fù)反應(yīng)，從而提高電路的線性度。電路也被用于時(shí)鐘穩(wěn)定電路的延遲級(jí)和輸出時(shí)鐘緩沖器，為了減小電路的時(shí)鐘抖動(dòng)和降低輸入信號(hào)的擺幅，輸入管和尾電流源管均采用較大的寬長(zhǎng)比。占空比調(diào)整電路的工作原理當(dāng)輸入時(shí)鐘占空比不是５０％時(shí)，由跨導(dǎo)放大器產(chǎn)生的差分電流使得輸入時(shí)鐘緩沖器輸出的差分時(shí)鐘信號(hào)直流電平提高有差異，從而改變延遲級(jí)電路輸入差分時(shí)鐘信號(hào)的共模電平，調(diào)整輸出時(shí)鐘占空比。

３仿真結(jié)果及分析

電路采用０.１８μｍ標(biāo)準(zhǔn)ＣＭＯＳ工藝設(shè)計(jì)，利用ＣａｄｅｎｃｅＳｐｅｃｔｒｅ仿真工具開(kāi)展仿真，電源電壓為１.８Ｖ，輸入時(shí)鐘信號(hào)頻率為２ＧＨｚ。當(dāng)輸入時(shí)鐘占空比分別為２０％，５０％和８０％時(shí)，時(shí)鐘穩(wěn)定電路輸入時(shí)鐘信號(hào)、控制信號(hào)及輸出時(shí)鐘信號(hào)的仿真波形分別如圖７、圖８和圖９所示，輸出時(shí)鐘占空比分別被調(diào)整為４９.７８％，５０.０３％和５０.８０％?？梢钥闯?，本文設(shè)計(jì)的時(shí)鐘穩(wěn)定電路具有調(diào)整時(shí)鐘信號(hào)占空比的功能，能將輸入時(shí)鐘信號(hào)占空比由２０％～８０％調(diào)整為５０％±１％，滿足電路設(shè)計(jì)的要求。為了分析時(shí)鐘穩(wěn)定電路輸出時(shí)鐘信號(hào)的周期穩(wěn)定性，利用ＣａｄｅｎｃｅＳｐｅｃｔｒｅ仿真工具對(duì)輸出時(shí)鐘信號(hào)的抖動(dòng)開(kāi)展了仿真，結(jié)果如圖１０所示。仿真得到的時(shí)鐘抖動(dòng)大小為１３１.０５３ｆｓ，滿足超高速Ａ／Ｄ轉(zhuǎn)化器對(duì)內(nèi)部時(shí)鐘信號(hào)抖動(dòng)的要求。

４結(jié)論

本文設(shè)計(jì)了一種基于全差分連續(xù)時(shí)間積分器的時(shí)鐘穩(wěn)定電路。電路采用０.１８μｍ標(biāo)準(zhǔn)ＣＭＯＳ工藝實(shí)現(xiàn)，利用ＣａｄｅｎｃｅＳｐｅｃｔｒ