基于FPGA的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì)

畢業(yè)論文（設(shè)計(jì)）題目

基于FPGA的數(shù)采系統(tǒng)電設(shè)計(jì)學(xué)院專2007

2011年4月2日基于FPGA的數(shù)采系統(tǒng)電設(shè)計(jì)【摘要】本文介紹了基FPGA的數(shù)據(jù)采集系統(tǒng)電路的工作原理和設(shè)計(jì)過程。根數(shù)據(jù)采集術(shù)原理，以Altera公司芯片為核心器件，通過ADC0809集數(shù)據(jù)，并用DAC0832輸出數(shù)據(jù)，在QuartusII平臺(tái)上，通過VHDL言編程完成數(shù)據(jù)采系統(tǒng)電路軟件設(shè)計(jì)、編譯、調(diào)、仿真和下載，再與外圍件電路相結(jié)合調(diào)試，終設(shè)計(jì)出數(shù)據(jù)采集統(tǒng)電路?！娟P(guān)鍵詞；QuartusII；VHDL；數(shù)據(jù)采集1第一章緒論.................................................................31.1引.1.2EDA簡(jiǎn)...........................................................................................................................31.3FPGA介.........................................................................................................................31.4語簡(jiǎn)介.1.5II簡(jiǎn)1.6數(shù)采集技術(shù)簡(jiǎn)介.第二章總體計(jì).............................................................42.1硬設(shè)計(jì).2.1.1線性源模塊············································································2.1.2數(shù)據(jù)集模塊············································································2.1.3數(shù)據(jù)出模塊············································································2.1.4按鍵制模塊···········································································102.2軟設(shè)計(jì).112.2.1ADCINT設(shè)··············································································2.2.2CNT10B設(shè)··············································································122.2.3RAM8設(shè)計(jì)·················································································122.2.4時(shí)鐘制設(shè)計(jì)·············································································122.2.5系統(tǒng)層設(shè)計(jì)·············································································13第三章系統(tǒng)硬件調(diào)試......................................................14結(jié)論.......................................................................15致謝.......................................................................15參考文....................................................................15英文翻....................................................................17附錄一線性源FPGA外電和FPGA最小系統(tǒng)連接口......................18附錄二系統(tǒng)模塊VHDL程序..................................................192[1][1]緒論1.1引言隨著數(shù)字系統(tǒng)的發(fā)展，廣泛應(yīng)用于各種學(xué)科領(lǐng)域及日常生活，微型計(jì)算機(jī)就是一個(gè)典型的數(shù)學(xué)系統(tǒng)但是它只能對(duì)輸?shù)臄?shù)字信號(hào)進(jìn)行處理輸出信號(hào)也是數(shù)字信號(hào)而工業(yè)檢測(cè)控制和生活中的許多物理量都是連續(xù)變化的模擬量，如溫度、壓力、流量、速度等,這些模擬量可以通過傳感器或換能器變成與之對(duì)應(yīng)的電壓或頻率等電模擬量了現(xiàn)數(shù)字系統(tǒng)對(duì)這些電模擬量進(jìn)行檢測(cè)算和控制需要一個(gè)模擬量與數(shù)字量之間的相互轉(zhuǎn)換的過程即常需要將模擬量轉(zhuǎn)換成數(shù)字量稱為AD轉(zhuǎn)換完成這種轉(zhuǎn)換的電路稱為模數(shù)轉(zhuǎn)換器，簡(jiǎn)稱ADC。1.2EDA簡(jiǎn)介EDA即電子設(shè)計(jì)自動(dòng)化ElectronicDesignAutomation）的縮寫。它融合了大規(guī)模集成電路制造急速ASIC測(cè)和封裝技術(shù)編程下載技術(shù)、自動(dòng)測(cè)試技術(shù)、計(jì)算機(jī)輔助設(shè)計(jì)（算輔助制造（CAM算機(jī)輔助測(cè)試（）和計(jì)算機(jī)輔助工程（）計(jì)的設(shè)計(jì)概念，為現(xiàn)代電子理論和設(shè)計(jì)的實(shí)現(xiàn)和發(fā)展提供了可能性。EDA技術(shù)是一種綜合性學(xué)科，打破了軟和硬件見的壁壘，把計(jì)算機(jī)的軟件技術(shù)與硬件技術(shù)、設(shè)計(jì)效率和產(chǎn)品性能結(jié)合在一起，它代表了電子設(shè)計(jì)技術(shù)和應(yīng)用技術(shù)的發(fā)展方向。EDA技術(shù)一般包括以下內(nèi)容1.規(guī)?？删幊踢壿嬈骷?.硬件描述語言3.軟件開發(fā)工具；實(shí)開發(fā)系統(tǒng)1.3簡(jiǎn)介，即現(xiàn)場(chǎng)可編程門陣列FieldProgrammable）縮寫。它是一種集成度較高的器件，屬于復(fù)雜PLD。FPGA具有體系結(jié)構(gòu)和邏輯單元靈活集成度高以及適范圍寬等特點(diǎn)產(chǎn)品研發(fā)和開發(fā)中具有很大的優(yōu)勢(shì)。用FPGA做些協(xié)議實(shí)現(xiàn)和邏輯控制，如果協(xié)議理解錯(cuò)誤或者邏輯需要更改，不需要?jiǎng)覲CB另外片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一FPGA的品種很多XILINX的XC系公的TPC列公司的FIEX系等。本計(jì)用的是Altera公的芯，面有個(gè)邏輯單元并提供了622個(gè)可用的輸/出引腳和1.1M比的嵌入式寄存器提高了百分之六十的性能和降低了一半的功耗，而低成本和優(yōu)化特征使它為各種各樣的汽車、消費(fèi)、通訊、視頻處理、測(cè)試與測(cè)量、和其他最終市場(chǎng)提供理想的解決方[3]。1.4VHDL語言簡(jiǎn)介誕生于年VHDL是Very-High-SpeedCircuitDescription的稱，年被為“IEEE標(biāo)準(zhǔn)1076”發(fā)布。不可以作為系統(tǒng)模擬的建模工具，而且可以作為電路系統(tǒng)的設(shè)計(jì)工，能通過II把源自動(dòng)轉(zhuǎn)化為基本邏輯元件連接圖大的推進(jìn)了電路自動(dòng)設(shè)計(jì)[4]。能多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，所以大大簡(jiǎn)化了電路設(shè)計(jì)任務(wù)，3提高了設(shè)計(jì)效率。1.5Quartus簡(jiǎn)介由提供的FPGA開發(fā)集成環(huán)境QuartusII，因?yàn)槠溥\(yùn)行速度快，界面統(tǒng)一功能集中，易學(xué)易用等特點(diǎn)，迅速占領(lǐng)了市[。QuartusII支Verilog的計(jì)流程，提供了整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要同它具備仿真功能因此給系統(tǒng)的軟硬件設(shè)計(jì)和調(diào)試帶來了很大的便利。1.6數(shù)據(jù)采集技術(shù)簡(jiǎn)介系統(tǒng)利用FPGA直控制ADC0809對(duì)擬信號(hào)進(jìn)行采樣將轉(zhuǎn)換好的8位進(jìn)制數(shù)據(jù)存儲(chǔ)到存儲(chǔ)器中，在完成對(duì)模擬信號(hào)一個(gè)或數(shù)個(gè)周期的采樣后，通過DAC0832的出端將數(shù)據(jù)讀取出來。總體設(shè)計(jì)2.1硬件設(shè)計(jì)2.1.1線性電源模塊根據(jù)系統(tǒng)要求，需提+12V-12V、+5V的電源。因此我采用了濾波電容、防自激電容LED燈固定式三端穩(wěn)壓器LM7905LM7812和等件搭建成能產(chǎn)生精度高、穩(wěn)定度好的直流輸出電壓的線性電源電路。系統(tǒng)的線性電源電路部分原理圖如圖所：4圖2.1系的線性電源模塊電路當(dāng)電路接通后如LED燈起則表能產(chǎn)生出要求的電壓為了實(shí)驗(yàn)的攜帶方便，我另外再加上電源變壓器和整流電橋。在畫PCB的時(shí)候，用大面積覆銅，有助于美觀和節(jié)約實(shí)驗(yàn)器材。實(shí)物如圖2.2所示：圖系的線性電源實(shí)物圖5PCB圖附錄一。2.1.2數(shù)據(jù)模塊系統(tǒng)采用進(jìn)數(shù)采集。是次逼近式轉(zhuǎn)器，由位換器8多路開關(guān)以及微處理機(jī)兼容組成的控制邏輯的組每行一次比較，即決定數(shù)字碼中的以為碼的去留操作個(gè)鐘的脈是位轉(zhuǎn)器它完成一次轉(zhuǎn)換需要8*8=64個(gè)時(shí)鐘，這樣它的轉(zhuǎn)換時(shí)間為t=64*（1/f為鐘頻率。系統(tǒng)用的時(shí)鐘為500KHz，所以的轉(zhuǎn)換時(shí)間為128us[6]。因?yàn)椴蓸訒r(shí)需要滿采樣定理，即采樣頻率需要大于等于輸入信號(hào)最高頻率的倍，所以ADC0809能樣的最高頻率為3906.25Hz。的要特性：分辨率為8位。具有轉(zhuǎn)換啟停控制端。單個(gè)+電供。模擬輸入電壓范圍不需要零點(diǎn)和滿刻度校準(zhǔn)系中由可調(diào)電位器提供工作溫范圍為40~+85攝氏度。低功耗約15mW它的內(nèi)部邏輯結(jié)構(gòu)如圖2.3示：圖2.3內(nèi)邏輯結(jié)構(gòu)引排列如圖2.4所：6圖引排列為28引雙列直插式封裝，各引腳含義如下：－：8位擬量輸入引腳。－：位數(shù)字輸出量引腳。STARTA/D轉(zhuǎn)啟動(dòng)信號(hào)輸入端。：轉(zhuǎn)換結(jié)束信號(hào)輸出引腳，開始轉(zhuǎn)換時(shí)為低電平，當(dāng)轉(zhuǎn)換結(jié)束時(shí)為高電平。OE輸出允許控制端用以打開三態(tài)數(shù)據(jù)輸出鎖存器。：時(shí)鐘信號(hào)輸入端。：工電壓。（＋考電壓正端。：地。（－考電壓負(fù)端。：址鎖存允許信號(hào)輸入端。ABC地址輸入線。系統(tǒng)的數(shù)據(jù)采集模塊部分電路原理圖如圖2.5所：圖系數(shù)據(jù)采集模塊電路當(dāng)高平有效時(shí)為ABC的都是低電平以擇的是IN0通為上跳沿時(shí)，所有內(nèi)部寄存器清零；下跳沿時(shí)，開始轉(zhuǎn)；在轉(zhuǎn)換期間START需保7持低電平不變。而當(dāng)EOC為電平時(shí)，表明轉(zhuǎn)結(jié)束。當(dāng)OE=1，輸出轉(zhuǎn)換得來的數(shù)據(jù)；否則，輸出數(shù)據(jù)線呈高阻態(tài)。PCB圖附錄一。2.1.3數(shù)據(jù)模塊系統(tǒng)采用的數(shù)據(jù)輸出為。是分辨率的轉(zhuǎn)集成芯片，由位入鎖存器8DAC寄器8位D/A轉(zhuǎn)電路及轉(zhuǎn)換控制電路構(gòu)成。它因?yàn)閮r(jià)格低廉、接口簡(jiǎn)單、轉(zhuǎn)換控制易等優(yōu)點(diǎn)，而得到了廣泛的應(yīng)用[的要參數(shù)有：分辨率為8位。轉(zhuǎn)換時(shí)間為。滿量程誤差為±參考電壓為-。供電電源為+5~+15V邏輯電平輸入與TTL容。它的內(nèi)部邏輯結(jié)構(gòu)如圖2.6示：圖內(nèi)邏輯結(jié)引排列如圖2.7所示：8圖2.7DAC0832引排：選信號(hào)輸入線（選通數(shù)據(jù)鎖存器平有效。：數(shù)據(jù)鎖存器寫選通輸入線，負(fù)脈沖（脈寬應(yīng)大于）有效。AGND模擬信號(hào)地。～：位數(shù)據(jù)輸入線。：基準(zhǔn)電壓輸入，范圍-～。Rfb：反饋信號(hào)輸入線，可通改變Rfb端接電阻值來調(diào)整轉(zhuǎn)換滿量程精度。DGND數(shù)字信號(hào)地。IOUT1電流輸出端，其值隨DAC寄存器的內(nèi)線性變化。IOUT2電流輸出端，其值與IOUT1值和為一常數(shù)。XFER數(shù)據(jù)傳輸控制信號(hào)輸入線，低電平有效。：寄器選通輸入線，負(fù)脈（脈寬應(yīng)大于500ns）有效。：據(jù)鎖存允許控制信號(hào)輸入線，高電平有效。：源輸入端，圍+5V+15V。本實(shí)驗(yàn)用的是+5V。的出放大和濾波電路采用TL082芯搭。TL082是通用J-FET雙算放大器。它的內(nèi)部結(jié)構(gòu)和引腳排列如圖所示[：圖內(nèi)部結(jié)構(gòu)和引腳排列TL082為8引雙列直插式封裝，各引腳含義如下：（1）1——輸出1Invertinginput——反向輸入1——正向輸入1；Vcc-——電源-12V——正向輸入2；9（6Invertinginput——反向輸入2（7）2——輸出2（8）—電源+12V系統(tǒng)的數(shù)據(jù)輸出電路部分原理圖如圖所：圖系數(shù)據(jù)輸出模塊電路2.1.4按鍵模塊系統(tǒng)采用兩個(gè)按鍵開關(guān)設(shè)計(jì)正負(fù)電平輸入信號(hào)電路，作按鍵制模塊。一個(gè)按鍵控制，另一個(gè)按鍵控制。個(gè)按鍵開關(guān)電路如圖2.10所：圖系按鍵控制模塊電路系統(tǒng)實(shí)物如圖2.11所：10圖系統(tǒng)實(shí)物圖在畫PCB的候大面積覆銅有助于美觀和節(jié)約實(shí)驗(yàn)器材統(tǒng)圖見附錄一。2.2軟件設(shè)計(jì)2.2.1ADCINT設(shè)計(jì)是制0809的樣狀態(tài)機(jī)。由驅(qū)程序生成的原理如圖2.12所：圖2.12ADCINT仿圖如圖所：11圖仿真圖2.2.2CNT10B設(shè)計(jì)中一個(gè)用于位地址計(jì)數(shù)器，它的工作時(shí)鐘LK0由控：當(dāng)1’時(shí)，CLK0=LOCK0LOCK0來于ADC0809采樣控制器，這時(shí)處于采樣允許階段，的址鎖存時(shí)鐘inclock=CLKOUT=LOCK0；這樣每當(dāng)一個(gè)LOCK0的脈沖通過時(shí)到一個(gè)據(jù)，并將它存入中當(dāng)‘’時(shí)，采樣禁止，允許讀出的數(shù)據(jù)。把示波器接到DAC0832的輸出端就能看到波形。原圖如圖所：圖2.2.3RAM8設(shè)計(jì)RAM8是它數(shù)據(jù)線和地址線WREN是寫能高電平有效。RAM8原圖如圖所示：圖RAM82.2.4時(shí)鐘控制設(shè)計(jì)由芯片EP2C8Q208C8N產(chǎn)的20MHz的鐘做輸入過分頻以后路輸出與芯片12的169引相連的500KHz的鐘路輸出給供的10KHz的時(shí)鐘。時(shí)鐘控制原理圖如圖2.16所：圖2.16時(shí)鐘控制2.2.5系頂計(jì)系統(tǒng)頂層原理框圖如圖所，圖中D為位據(jù)輸入CLK為統(tǒng)時(shí)鐘輸入信號(hào)頻率，由系統(tǒng)時(shí)鐘信號(hào)輸入電路控制。為RAM8的8位出，與相。圖2.17系統(tǒng)頂層原理框圖系統(tǒng)頂層仿真圖如圖2.18所：圖系統(tǒng)頂層仿真圖13系統(tǒng)引腳鎖定示意圖如圖所：圖2.19系引腳連接圖系統(tǒng)各模塊程見附錄二。系統(tǒng)軟硬件調(diào)試根據(jù)系統(tǒng)總體要求，把寫好的VHDL程進(jìn)行引腳鎖定，綜合，適配，編程下載，調(diào)試。將線性電源模塊、數(shù)據(jù)采集模塊FPGA模、數(shù)據(jù)輸出模塊及按鍵控制模塊連接好，時(shí)鐘頻率由系統(tǒng)時(shí)鐘信號(hào)輸入電路提供通過JTAG下模式在線將生成的配置文寫入芯片中，如圖所：圖程下載通過反復(fù)調(diào)試、修改、功能驗(yàn)證確認(rèn)無誤后，用示波器探頭接輸端。測(cè)得的實(shí)驗(yàn)數(shù)據(jù)見表：表1系測(cè)試數(shù)據(jù)輸入波形的頻率50.050HzHz

輸出波形的頻率HzHz14HzHzHzHzHzHzHz

HzHzHzHzHzHzHz測(cè)得的數(shù)據(jù)范圍從50.050到407.50Hz，平均相對(duì)誤差為0.0039具有較高的精度，基本達(dá)到了設(shè)計(jì)要求。本設(shè)計(jì)從可編程邏輯器件）著手，用言，結(jié)合TL082等芯片實(shí)現(xiàn)了數(shù)據(jù)采集與輸出。首先通過對(duì)數(shù)據(jù)采集原理進(jìn)行分析，總體上提出實(shí)現(xiàn)數(shù)據(jù)采集與輸出方案，通過和RAM8等塊的設(shè)計(jì)，用FPGA實(shí)了數(shù)據(jù)的采集與出，并完成了軟硬件設(shè)計(jì)和調(diào)試。其放大電路和濾波電路用的芯片是TL082其大倍數(shù)合適低濾波性能較好輸出波形較為平滑。同時(shí)，設(shè)計(jì)中還存在一些不足之處，主要表現(xiàn)在以下幾個(gè)方面。第一，外圍電路的數(shù)據(jù)采集模塊不夠理想，成為影響波形輸出的主要因素，可以用更好AD芯。第二，濾波部分可以找到更合適的濾波器件以高波形的平滑度。第三采位，針對(duì)輸出平坦度不夠的問題，可以通過軟硬件修正的方法來解決，可以擴(kuò)充ROM的容量。首先要感謝指導(dǎo)老師曾永西的嚴(yán)格指導(dǎo)和親切關(guān)懷，從一開始選題方向的指導(dǎo)，以及程上的幫助提供了實(shí)驗(yàn)室這么好的良好的設(shè)計(jì)環(huán)境和條件終才使我能夠順利完成項(xiàng)目的設(shè)計(jì)曾師兢兢業(yè)的工作精神實(shí)真誠的處事態(tài)度也讓我受益匪淺值此成文之際，我向曾老師表示衷心的感謝。同時(shí)也感謝同組的同學(xué)以及我們專業(yè)其他同學(xué)，此次設(shè)計(jì)的順利完成少不了你們的毫無保留幫助和傾盡全力的支持，在此我衷心感謝你們。由于自身水平有限，設(shè)計(jì)中難免存在一些不足之處，敬請(qǐng)各位老師批評(píng)指正。[1]潘松，黃繼EDA技實(shí)教程（第三版[M].京：科學(xué)出版社：-2[2]趙曙光.可編程邏輯器件原理與用[M].西安科技大學(xué)出版社2000：-85[3]

/literature/lit-cyc2.jsp15[4]甘歷.應(yīng)用與開發(fā)實(shí)踐[北：科技出版社，200350-51[5]徐志軍大規(guī)?？删幊踢壿嬈骷捌鋺?yīng)[成都：電子科技大學(xué)出版社2000[6]程佩清數(shù)字信號(hào)處理教程[北：清華大學(xué)出版社2001[7]王金明數(shù)字系統(tǒng)設(shè)計(jì)與VerilogHDL北：電子工業(yè)出版社，[8]weMeyer-Baese.數(shù)字信號(hào)處理的FPGA實(shí)[北：清華大學(xué)出版社200216英翻DigitalacquisitioncircuitonFPGAinformationcollegeElectronicinformationsciencemajor070303029Li【】:ThispaperprincipledesignprocessofdatasystemonFPGA.Accordingprinciplecollectiontechnology,AlterainEP2C8Q208C8NinfordatabyADC0809outputdatabythethroughVHDLcompleteoscilloscopedesign,simulationdownloadandcircuit,designIIplatform.【words

FPGAII；VHDL

17線性電源、FPGA外圍最小系統(tǒng)連接口PCB線性電源18FPGA外圍電路和FPGA最小系統(tǒng)連接口系統(tǒng)各模塊VHDL程序時(shí)鐘控制的源序：libraryieee;ieee.std_logic_arith.all;ieee.std_logic_unsigned.all;entityclk_bport(clk:instd_logic;clk500K,clk10K:outstd_logic);19entity;architectureclk_bclk1,clk2:rangerangebeginbeginifclk='1'ifthenclk1<=notif;if;process(clk)--10kHZbeginifclk='1'iftemp2=1249thenclk2<=notif;if;clk500K<=clk1;clk10K的源序：LIBRARYIEEE;ENTITYISPORT(D:INDOWNTO--來自轉(zhuǎn)好的8位據(jù)CLK:INSTD_LOGIC;狀態(tài)機(jī)工作時(shí)鐘:INSTD_LOGIC;--換狀態(tài)指示，低電平表示正在轉(zhuǎn)換ALE:STD_LOGIC;--8個(gè)擬號(hào)通道地址存信號(hào):OUTSTD_LOGIC;轉(zhuǎn)換開始信號(hào)OE:OUTSTD_LOGIC;--數(shù)據(jù)輸出3態(tài)控制信號(hào)ADDA:STD_LOGIC;--號(hào)通道最低位控制信號(hào)LOCK0:STD_LOGIC;--觀察數(shù)據(jù)鎖存時(shí)鐘Q:OUT--8位據(jù)出20ARCHITECTUREISTYPEstatesst2,定義各狀態(tài)子類型current_state,states:=st0;:LOCK:--轉(zhuǎn)換后據(jù)輸出鎖存時(shí)鐘信號(hào)BEGINADDA<=當(dāng)ADDA<='0'，模信號(hào)進(jìn)入通道；ADDA<='1'，進(jìn)通道IN1QREGL;LOCK0<=LOCK;COM:BEGIN--規(guī)定各狀態(tài)轉(zhuǎn)換方式CASEcurrent_stateISWHENnext_state<=--0809初始化WHENnext_state<=--啟采樣WHENst2=>ALE<='0';START<='0';LOCK<='0';OE<='0';IFTHENnext_state<=st3;表明轉(zhuǎn)換結(jié)束ELSE<=IF;--轉(zhuǎn)換未結(jié)束，繼續(xù)等待WHENst3=>ALE<='0';START<='0';LOCK<='0';OE<='1';<=開啟OE,輸出轉(zhuǎn)換好的數(shù)據(jù)WHENst4=>ALE<='0';START<='0';LOCK<='1';OE<='1';<=st0;WHEN;;REG:PROCESS(CLK)BEGINIF(CLK'EVENTCLK='1')current_state<=next_state;IF;REG;由號(hào)current_state將前狀態(tài)值帶出此:LATCH1:PROCESS(LOCK)--此進(jìn)程中，在LOCK的升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入BEGINIFANDTHEN<=D;IF;LATCH1;behav;的源序：LIBRARYIEEE;EN